Verilog基础语法（15）之参数

Verilog中的参数是使得设计更具有通用性、易读性的手段之一，使用十分频繁
主要语法声明关键词有 parameter、localparam、defparam、specparam

参数定义

参数是Verilog结构，它允许一个模块以不同的规格重复使用。例如，一个4位加法器可以被参数化为接受一个位数的值，并且可以在模块实例化期间传递新的参数值。所以，一个N位加法器可以变成4位、8位或16位加法器。它们就像函数的参数一样，在函数调用过程中被传递进来。

parameter MSB = 7;                  // MSB is a parameter with a constant value 7
parameter REAL = 4.5;               // REAL holds a real number

parameter FIFO_DEPTH = 256,
          MAX_WIDTH = 32;           // Declares two parameters

parameter [7:0] f_const = 2'b3;     // 2 bit value is converted to 8 bits; 8'b3

下图所示的模块使用参数来指定设计内的总线宽度、数据宽度和FIFO的深度，在模块实例化时可以用新的值覆盖，也可以使用defparam语句。

module design_ip  ( addr,
                    wdata,
                    write,
                    sel,
                    rdata);

     parameter  BUS_WIDTH    = 32,
                DATA_WIDTH   = 64,
                FIFO_DEPTH   = 512;

     input addr;
     input wdata;
     input write;
     input sel;
     output rdata;

     wire [BUS_WIDTH-1:0] addr;
     wire [DATA_WIDTH-1:0] wdata;
     reg  [DATA_WIDTH-1:0] rdata;

     reg [7:0] fifo [FIFO_DEPTH];

     // Design code goes here ...
endmodule

参数型常量经常用于定义延迟时间和变量宽度。在模块和实例引用时，可以通过参数传递改变在被引用模块或实例中已经定义的参数。

参考实例如下：

module exam
 #(parameter WIDTH=8) //端口内的参数只能在这使用
 (
   input [WIDTH-1:0] dataa,//[WIDTH-1:0]
   input [WIDTH-1:0] datab,
   output reg [WIDTH:0] result
  );
  parameter Conuter_Top = 4'd9;//用于代码部分的参数
  //locaalparam Conuter_Top = 4'd9;
  //代码部分省略
endmodule

参数传递

1、module_name #( parameter1, parameter2) inst_name( port_map);

实例：

module adder_16(sum,a,b);
　parameter time_delay=5,time_count=10;
　　　　　......
endmodule


module top;
 wire[2:0] a1,b1;
 wire[3:0] a2,b2,sum1;
 wire[4:0] sum2;
 adder_16  #(4,8)  AD1(sum1,a1,b1);//time_delay=4,time_count=8
endmodule

2、module_name #( .parameter_name(para_value), .parameter_name(para_value)) inst_name (port map);
实例:

module exam_prj_tb;
　exam_prj//---------
  　　　　 #(
      　　　　.WIDTH(8), 
      　　　　.Conuter_Top(4'd5)
  　　　　 )
   　　exam_prj_inst//------*注意例化时的名字在这个位置*
  　　 (
      　　 .dataa(dataa),
       　　.datab(datab),
       　　.result(sum)
  　　 );
endmodule

需要说明的是：parameter可用作在顶层模块中例化底层模块时传递参数的接口，localparam的作用域仅仅限于当前module，不能作为参数传递的接口。

更多参考：Verilog语法中parameter与localparam的区别

参数覆盖

在模块实例化的过程中，可以用新的值来覆盖参数。第一部分实例化名为design_ip的模块，名称为d0，其中新的参数是在#( )内传递进来的。第二部分使用名为defparam的Verilog构造来设置新的参数值。

• 第一种方法是RTL设计中最常用的传递新参数的方法。
• 第二种方法常用于测试台仿真中，以快速更新设计参数，而无需对模块进行重新设置

以下为使用 Verilog 设计的一个控制 LED 闪烁灯的模块代码：
如果想更改闪烁周期，需要调整cnt的值，假如有多个led，需要调整不同的闪烁频率，则需要设计多个模块，这样就使得模块通用性很差。所以引入参数化设计的方式，代码设计如下

 module counter(Clk,Rst_n,led);

   input Clk; //系统时钟
   input Rst_n; //全局复位，低电平复位

   output reg led;  //led输出

   reg [24:0]cnt;  //定义计数器寄存器

   parameter CNT_MAX = 25'd24_999_999;

 //计数器计数进程
   always@(posedge Clk or negedge Rst_n)
   if(Rst_n == 1'b0)
   		cnt <= 25'd0;
   else if(cnt == CNT_MAX)
   		cnt <= 25'd0;
   else
   		cnt <= cnt + 1'b1;

 //led输出控制进程
   always@(posedge Clk or negedge Rst_n)
   if(Rst_n == 1'b0)
   		led <= 1'b1;
   else if(cnt == CNT_MAX)
   		led <= ~led;
   else
   		led <= led;

 endmodule

现在要求两个LED进行不同频率的闪烁，则顶层例化代码如下：

方法一：

 module LED_flicker(
 		Clk,
 		Rst_n,
 		LED
 		);

 		input Clk;
 		input Rst_n;
 		output [1:0]LED;

 		counter  counter0(
 			.Clk(Clk),
 			.Rst_n(Rst_n),
 			.led(LED[0])
 		);

 		counter  counter1(
 			.Clk(Clk),
 			.Rst_n(Rst_n),
 			.led(LED[1])
 		);

 		defparam counter0.CNT_MAX = 24_999_99;//重新定义计数值
 		defparam counter1.CNT_MAX = 24_999_9;//重新定义计数值

 endmodule

虽然模块中设定了有默认值，但是使用defparam修改的值比原始设计文件中的值拥有更高的编译优先级。当使用defparam修改了原始文件中的参数值后，原始文件中的默认参数值即被忽略。

方法二：

 module LED_flicker(
 		Clk,
 		Rst_n,
 		LED
 		);

 		input Clk;
 		input Rst_n;
 		output [1:0]LED;

 		counter
 		#(
 			.CNT_MAX(24_999_99)
 		)
 		counter0(
 			.Clk(Clk),
 			.Rst_n(Rst_n),
 			.led(LED[0])
 		);

 		counter
 		#(
 			.CNT_MAX(24_999_9)
 		)
 		counter1(
 			.Clk(Clk),
 			.Rst_n(Rst_n),
 			.led(LED[1])
 		);

 endmodule

注意11行，括号前面需要使用”#”符号来声明这是对参数进行例化。

方式一和方式二的却别主要在于，如果在testbench中还想再次修改参数值，比如仿真不需要真正延时那么久，那么方式二例化后的工程，可以在testbench中再次使用defparam关键字进行参数更改；而方式一不可以，会因为重复定义引发冲突。

方式二情况下，testbench可以再次修改参数值。

`timescale 1ns/1ns
`define clock_period 20

module LED_flicker_tb;
	reg Clk;
	reg Rst_n;
	wire [1:0]led;
	
LED_flicker LED_flicker0(
 		.Clk(Clk),
 		.Rst_n(Rst_n),
 		.LED(led)
 		);
 		
defparam LED_flicker0.counter0.CNT_MAX = 49;//再次重新定义
defparam LED_flicker0.counter1.CNT_MAX = 59;

initial Clk = 1;
always #(`clock_period/2) Clk = ~Clk;

initial begin
	Rst_n = 0;
	#(`clock_period*10);
	Rst_n = 1;
	#(`clock_period*1000)
	$stop;
end
endmodule

Specify参数

这些主要用于提供定时和延迟值，使用specparam关键字来声明。它既可以在specify块内使用，也可以在主模块体中使用。

// Use of specify block
specify
	specparam  t_rise = 200, t_fall = 150;
	specparam  clk_to_q = 70, d_to_q = 100;
endspecify

// Within main module
module  my_block ( ... );
 	specparam  dhold = 2.0;
 	specparam  ddly  = 1.5;

 	parameter  WIDTH = 32;
endmodule

模块参数与Specify参数的区别；

Specify参数	模块参数
由关键词specparam声明	通过parameter声明
可以在specify块内或者主模块内部声明	仅仅可以在主模块内部声明
SDF可用于覆盖值	实例声明参数值或defparam可用于覆盖