Altera FPGA 差分信号初识(3)

Altera FPGA 差分信号初识(3)

有了之前的了解，就可以开始试试用FPGA产生差分波形了。这次需求是mini-LVDS，先拿手头的锆石A4开发板试试。手头的锆石A4开发板预留有大量的IO口，这些IO的VCCIO 电平是 3.3V 的。FPGA右侧BANK预留的IO口有很多差分的IO(p&n)可以配置。

Quartus II Part

在 苍月代表我的博客 中有看到按照Quartus II 在Pin Planer中的配置，只需要在输出端口定义单端PIN（差分线中的 Data_0 引脚），对应的 Data_0(n) 就可以自动匹配，具体配置方式见图中所示：

测试工程：

/**
 * FOR TESE IOBUF
 */
module IO_BUF (
    clk,
    rst_n,

    data_out
    );

input clk,rst_n;
output data_out;

reg [23:0]  cnt_tmp;


always @ ( posedge clk or negedge rst_n ) begin
    if ( !rst_n ) begin
        cnt_tmp <= 24'b0;
    end else begin
        cnt_tmp <= cnt_tmp + 1'b1;
    end
end

assign data_out = cnt_tmp[0];
endmodule

测试工程相当于把data_out直接绑定在50M的时钟上；按照差分PIN的配置，在Pin G15、 G16上测的波形如下：

可以看到有明显的差分对输出，输出的数据都是反向的。但是明显波形比较残次，想找一下原因是什么。

决定先设置频率低一点的，直接修改

data_out = cnt_tmp[10];  //具体不记得了，好像不是cnt_tmp[10]

测得的波形如下：

这样发现波形相对来说比较完整了。

可是需要的解释不是说需要把频率降下来的，因为差分信号上百兆很常见的，参考之前有LVDS输出信号的板子，里面的LVDS数据输出波形非常好看，完全符合标准的LVDS数据输出波形，这里忘记截图了，等我设计的板子出来之后再贴在这里给看看。

Have a try

后来我找了好些资料，想找出来为什么不会出现正确的LVDS差分信号，其中有一个重要的原因是：

• 对于某Bank，如果VCCIO连接2.5V，则LVDS对应的I/O接口点屏可实现正常的LVDS功能；
• 如果连接3.3V，则LVDS对应的I/O口接口点屏为3,3V，可作为LVTTL电平使用；

这里目前没有办法做实验，等着板子制作回来试验。

所以我这篇还需要

1. 贴上正宗的差分信号传输波形；
2. 测试VCCIO对差分信号输出的影响；

After

Drafter： Jack

Date： 2018-12-4