Xilinx Video IP（六）——AXI4-Stream to Video Out

        在Xilinx FPGA内部，我们使用AXIS进行视频流的传输和处理，当我们需要将AXIS视频流转换为常见的同步信号加视频数据格式时会用到AXI4-Stream to Video Out。通常会结合VTC提供的时序信号使用。    

        此IP核支持两种时序模式，从时序模式下IP核会通过控制VTC的时钟使能信号来控制VTC核AXIS间的相位，达到低延迟的效果。主时序模式时，输入时序不受IP核控制。通常使用从时序模式，这种情况下的延时低、使用的缓存小。当对输出时序有要求，例如使用外部输入时序、多系统间要求同步时，可以考虑主时序模式。

性能

最大频率

        这一点的影响因素很多，FPGA型号、速度等级、可用资源、Xilinx工具版本等。

延迟

        从时序模式：当AXIS数据率高于视频数据率时，典型延迟为9个像素时钟+3个AXI时钟；当AXIS数据率低于视频数据率时，需要FIFO来平衡速率的失配，会引入额外的延时。

        主时序模式：当AXIS速率高于视频速率时，延迟通常为稳定的FIFO深度-10个像素时钟。当AXIS数据率低于视频数据率时，延迟需要根据具体的AXIS数据率和视频数据率来计算。

吞吐量

        数据吞吐量一般与输出视频像素速率匹配，当然无法超过AXIS的时钟速率的限制。

接口

         AXIS接口及时序输入接口、视频输出接口不再赘述。

信号名称	方向	位宽	描述
aclk	Input	1	AXI4-Stream时钟
aclken	Input	1	AXI4-Stream时钟使能，高有效
aresetn	Input	1	AXI4-Steam复位，低有效，ACLK同步复位
fid	Input	1	场ID
vid_io_out_ce	Input	1	视频输出时钟使能
vid_io_out_reset	Input	1	视频输出时钟域复位，独立时钟模式下生效，高有效
vtg_ce	Output	1	VTC时钟使能，用于同步控制
locked	Output	1	VTC锁定标识
overflow	Output	1	FIFO溢出，视频输出时钟域
underflow	Output	1	FIFO下溢，AXI4-Stream时钟域
status	Output	32	IP核状态

使用 

缓冲需求

        从时序模式下，当AXIS视频数据率大于等于视频输出数据率时，仅需要32个数据大小的FIFO。当AXIS视频数据率小于视频数据率时（必须大于有效数据率），需要额外的FIFO。

        主时序模式下，需要的FIFO深度与数据流失配程度有关，具体的计算依赖于具体情况，这里不展开讨论。

时序模式

        视频处理中通常有两种用于输出时序的配置：有缓存和无缓存。在Xilinx的参考设计中，通常意味着包含VDMA或者不包含VDAM。

        从时序模式下，视频输出IP核控制VTC。主时序模式下，VTC控制VDMA、VPSS、Video Out等。

从模式

        从模式的主要特性，缓存小、延迟小。

        从模式通过控制VTC来实现上述功能，常见框图如下。如果我们需要通过AXI4-Lite调整VTC时序，则我们需要注意各个模块的复位时序控制，可以参考Xilinx UG934——AXI4-Stream Video IP（二）。

主模式

        主模式的视频时序不受视频输出IP核控制，需要设计人员根据情况设置FIFO、进行必要的视频流的相位调整。VTC的帧同步输出延迟在此场景下比较常用。

隔行模式

        暂时不涉及，等以后用到再来补全这部分内容。

模块说明

        这部分内容详细介绍了模块的内部细节，功能的划分、部件的组合，对于学习如何建立我们自己的模块有很好的参考意义，感兴趣的朋友可以自行研究。

使用示例

        打开IP设置界面，各个设置项的意义都很明确。这里我们使用独立时钟模式，视频时钟为720P对应的74.25MHz，AXIS时钟频率为100MHz。我们明确知道AXIS数据率大于视频数据率，就可以将FIFO深度以及延迟设到很小。

        我们加入Video Test Pattern Generator以及Video Timing Controller。

        正常出图

         再看下时序输入、视频输出的延迟