我脑残实验室Verilog学习笔记4

      verilog中的“always”模块和C语言中的for
      乍一看always和for循环差不多，如always @(posedge clk or reset)意思是当clk的上跳沿到来或者reset由低电平变到高电平时候执行之后的代码，不断重复，但是，与for相比，
1、循环结束条件：always没有循环结束条件，也就是个死循环；
2、循环执行条件：always的循环执行条件时()中的变量发生变化时，如always @(reset)是指reset由低电平变到高电平时候执行，且always的条件只有“或”(or)，没有与。
3、对条件语句的限制：if、case条件语句只能用在“always”模块中(或者是initial模块),在always之外的部分使用条件判断语句，可用类似下面的化简语句：assign out=enable?a:b；
4、数据类型：“always”模块中的“被赋值”数据类型必须是reg型的,应为reg型是需要暂存的；
5、赋值特点：非阻塞赋值只能在“initial”和“always”块中使用；
6、并行执行：每个在“always”模块中的语句在仿真的一开始立即开始执行，而always语句不断重复直到仿真结束。也就是说所有在always中的语句都是并行执行的。

      一个例子：带异步高电平有效置位/复位端的D触发器
      昨晚在实验室看教材的always部分的时候突发奇想，想自己设计一个D触发器，写了几行代码没有通过，又到网上找了代码，虽然编译成功但是觉得还有问题，第二天上午在书本和ISE自带的例子里找到了答案，并和师兄做了讨论：