Clocking Wizard IP 使用教程（源码）

最新推荐文章于 2024-04-25 18:20:05 发布
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分类专栏： XILINX-VIVADO 常用IP核详解 文章标签： MMCM PLL Vivado XILINX
From Xu_Y_B
本文链接：https://blog.csdn.net/qq_43045275/article/details/120338684
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前言

一、IP 配置

1、检索 IP

2、PLL配置

        1、Clocking Options

        2、Output Clocks

         3、Port Renaming

         4、PLLE2 Settings

         5、Summary

 3、MMCM配置

        Clocking Options

二、IP 验证

参考说明

前言

        FPGA内部是没有独立时钟源的，工作时需要外部时钟来提供合适的时钟信号。FPGA设计内部往往不是单时钟设计，不同的模块的时钟频率、占空比、相位偏移等。那么设计内部的时钟管理就变得至关重要，因为时钟信号是时序逻辑设计的基础和核心，时钟信号本身出差错，必然会导致设计出现种种时序问题。本文就以XILINX的 Clocking Wizard IP 作为介绍对象进行详细介绍。

操作平台：Vivado IDE 2018.3

IP 版本：v6.0

建议PC端阅读~~

一、IP 配置

1、检索 IP

2、PLL配置

        1、Clocking Options

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在路上-正出发

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