嵌入式linux开发 (十) RAM(4) I.MX6ULL外扩DDR3L

最新推荐文章于 2024-04-07 10:26:43 发布

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分类专栏： MCU中的内存管理-无MMU

本文链接：https://blog.csdn.net/u011011827/article/details/105432556

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- 正点原子ARMLinux开发板 I.MX6ULL	cortex-A7
	-外扩
		NT5CC256M16EP-EK:512MB,DDR3L


NAND版核心板：
	CPU：MCIMX6Y2CVM08AB（工业级），主频为800MHz(实际为792MHz)，BGA289封装
	外扩DDR3L：NT5CC128M16JR-EK，256MB字节，工业级
	NAND FLASH：MT29F2G08ABAEAWP-IT，为512MB字节，工业级
	两个2*30的防反插BTB座，共引出120 PIN

EMMC版核心板:
	CPU：MCIMX6Y2CVM08AB（工业级），800MHz(实际792MHz)，BGA289封装
	外扩DDR3L：NT5CC256M16EP-EK，512MB字节，商业级
	EMMC：KLM8G1GET，这是一个8GB的EMMC芯片
	两个2*30的防反插BTB座，共引出120 PIN

The i.MX 6ULL application processors are NXP's latest additions to a growing family of real-time processing products offering high-performance processing optimized for lowest power consumption.
The i.MX 6ULL processors feature NXP's advanced implementation of the ARM ® Cortex ® -A7 core.
The processors can be interfaced with DDR3, DDR3L LPDDR2 (single channel) DRAM memory devices.


This chip has these external memory interfaces and controllers:
• Multi-Mode DDR Controller (MMDC)
	8000_0000 FFFF_FFFF 2048 MB MMDC—x16 DDR Controller.
• EIM-PSRAM/NOR flash controller
	The EIM block provides an interface for SRAM and PSRAM, and a 16/8-bit NOR flash.
	All EIM pins are muxed on other interfaces.
	5000_0000 57FF_FFFF 128 MB EIM (NOR/SRAM)

Address range       Start address   Last Address
MMDC register set   0x021B0000      0x021B3FFF

SOC端内存控制器

总介

MMDC is a multi-mode DDR controller that supports DDR3/DDR3L x16 and LPDDR2x16 memory types. 
MMDC is configurable, high performance, and optimized.

寄存器及映射

基地址:0x021B0000 开始的 80 个寄存器,一个寄存器4个字节
0000-0040 : 16个
0400-0400 : 16个
0800-08C0 : 48个

引脚

Signal 				Description 			
------------------------- sclk
DRAM_SDCKE[1:0] 	Clock Enable Signals 
DRAM_SDCLK0_N 		Negative Clock Signals 	
DRAM_SDCLK0_P 		Positive Clock Signals 	
------------------------- data and addr
DRAM_ADDR[15:0] 	Address Bus Signals
DRAM_DATA[31:0] 	Data Bus Signals 		
------------------------- bank select
DRAM_SDBA[2:0] 		Bank Select Signals
------------------------- control
DRAM_CS[1:0] 		Chip Selects

DRAM_CAS 			Column Address Strobe Signal
DRAM_RAS 			Row Address Strobe Signal 

DRAM_SDWE 			WE signal

DRAM_DQM[1:0] 		Data Mask Signals  

-------------------以下为较SDDRAM控制器新增------------------------------------------------------------------
------------------------- 硬件性能
DRAM_ODT[1:0] 		On-Die Termination Signals 
				
DRAM_SDQS[1:0]_N 	Negative DQS Signals 			
DRAM_SDQS[1:0]_P 	Positive DQS Signals


------------------------- 接地
DRAM_RESET 			Reset Signal 				
DRAM_ZQPAD 			ZQ signal

时序

设备端 DDR3L芯片(NT5CC256M16EP-EK)

引脚
时序

连线

代码

初始化

读写内存

DDR测试

开发板配置从usb启动
然后usb连接电脑与开发板
在电脑端运行 NXP DDR Test Tool
启动开发板
在 DDR Test Tool 中 加载 init scripts.
开始执行选项
	1.校准,结果写入init scripts.

从usb启动流程
	串行下载
		读取usb数据,下载到sram.(usb数据中包括初始化ddr 的 二进制文件.)
		从sram启动
DDR3 测试工具会将测试使用的固件下载到 i.MX6X的内部 RAM 中，用于测试外部的 DDR3

具体流程,usb发送内容.???????????????????

DDR=Double Data Rate 双倍速率同步动态随机存储器。严格的说 DDR 应该叫 DDR
SDRAM，人们习惯称为 DDR，其中，SDRAM 是 Synchronous Dynamic Random Access Memory
的缩写，即同步动态随机存取存储器。而 DDR SDRAM 是 Double Data Rate SDRAM 的缩写，是
双倍速率同步动态随机存储器的意思。它能够在时钟的上升期和下降期各传输一次数据, DDR 内
存的频率可以用工作频率和等效频率两种方式表示，工作频率是内存颗粒实际的工作频率，但是
由于 DDR 内存可以在脉冲的上升和下降沿都传输数据，因此传输数据的等效频率是工作频率的
两倍.
• DDR3 与 DDR2 几个主要的不同之处 ：
1. 突发长度（Burst Length，BL):由于 DDR3 的预取为 8bit，所以突发传输周期（Burst Length，
BL）也固定为 8
2. 寻址时序（Timing）:就像 DDR2 从 DDR 转变而来后延迟周期数增加一样，DDR3 的 CL周
期也将比 DDR2 有所提高。DDR2 的 CL范围一般在 2～5之间，而 DDR3 则在 5～11之间，
且附加延迟（AL）的设计也有所变化。DDR2 时 AL的范围是 0～4，而 DDR3 时 AL有三
种选项，分别是 0、CL-1 和 CL-2。另外，DDR3 还新增加了一个时序参数——写入延迟
（CWD），这一参数将根据具体的工作频率而定
3. DDR3 新增的重置（Reset）功能:重置是 DDR3 新增的一项重要功能，并为此专门准备了一
个引脚
4. DDR3 新增 ZQ校准功能:ZQ也是一个新增的脚，在这个引脚上接有一个 240欧姆的低公差
参考电阻。这个引脚通过一个命令集，通过片上校准引擎（On-Die Calibration Engine，ODCE）
来自动校验数据输出驱动器导通电阻与 ODT 的终结电阻值。当系统发出这一指令后，将
用相应的时钟周期（在加电与初始化之后用 512 个时钟周期，在退出自刷新操作后用 256
个时钟周期、在其他情况下用 64 个时钟周期）对导通电阻和 ODT 电阻进行重新校准
5. 参考电压分成两个
6. 点对点连接（Point-to-Point，P2P）