Verilog HDL | 移位“打拍“

通过这种方法可以使波形向后延时一个时钟周期。

always@(posedge clk)
begin
delay <= in;
end

下面是一个实际应用：

“原信号中随机出现高电平，高电平之间间隔大于5个周期，高电平宽度均为1个时钟周期。

设计电路，将原信号中的高电平展宽为2个时钟周期宽度，并将展宽后的信号延时一个系统时钟再输出。”

module top(in,out,clk);
input in;
input clk;
reg delay1;
reg delay2;
reg delay3;
output wire out;
always@(posedge clk)
begin
delay1 <= in;
delay2 <= delay1;
delay3 <= delay2;
end
assign out = delay2 + delay3;
endmodule

各个信号的波形如下图所示：