module top_module (
input [3:0] a,
input [3:0] b,
input [3:0] c,
input [3:0] d,
input [3:0] e,
output [3:0] q );
always @ (*) begin
case(c)
0: q = b;
1: q = e;
2: q = a;
3: q = d;
default: q = 4'hf;
endcase
end
endmodule
hdlbits.01xz.net /Verification:Reading Simulations/Build a circuit from a simulation waveform/C.5.
最新推荐文章于 2024-09-27 21:53:49 发布
该Verilog模块接受五个4位输入a,b,c,d,e,并根据输入c的值决定输出q的赋值。当c为0时,q等于b;c为1时,q等于e;c为2时,q等于a;c为3时,q等于d;其他情况,q赋值为高4位十六进制数hf。
摘要由CSDN通过智能技术生成