vivado代码编写——倍频（使用IP核）

FPGA的倍频用代码来实现比较复杂，简单的方法就是使用PLL核。

PLL全称是Phase Locked Loop，即锁相环，是一种反馈控制电路。PLL对时钟网络进行系统级的时钟管理和偏移控制，具有时钟倍频、分频、相位偏移和可编程占空比等功能。

打开工程FreDivDou，

点击PROJECT MANAGER中的IP Catalog，

在IP Catalog的Search中输入clock，双击下面出现的FPGA Feathers and

Design——Clocking——Clocking Wizard，

在Clocking Options界面内，Primitive中选择PLL，Input Clock Information中将Primary的Input Frequency改为50MHz，点击OK，

在Output Clocks界面中，将clk_out1的Output Freq改为100MHz（50Mhz的2倍频）