基于16通道AD采集（CL1616和AD7616）的FPGA设计简介

Cl1616是一款 16 位 DAS，支持对 16 个通道进行双路同步采样。CL1616 采用 5 V 单电源供电，可以 处理±10 V、±5 V 和±2.5 V 真双极性输入信号，同时每对通道均能以高达 1 MSPS 的吞吐速率和 90 dB SNR 采样。利用片内过采样模式可实现更高的 SNR 性能。

AD7616与CL1616软硬件兼容。

在本设计中，CL1616使用并行接口，工作在硬件模式，选择模拟输入范围为±10 V。

本示例采用Block设计，并封装一个自定义IP核（用于配置软件写入启动AD采集信号、设置采样率、读FIFO的寄存器地址），编写了一个AD转换模块、添加了一个用于存储AD采集值的FIFO。

在FPGA设计中，输入输出引脚是头等大事，CL1616的输入输出引脚如下：

• 复位输入（提供完全和部分复位选项，保持低电平时，器件将被置于关断模式）
• 16个通道的模拟输入
• 16个通道的模拟输入接地引脚
• 16位并行数据输出
• 写入/突发模式使能（在硬件并行或串行模式下，此引脚使能 BURST 模式。完全复位释放时，信号状态被锁存， 需要再一次完全复位才能重新配置）
• 片选信号（在并行模式下，如果CS̅̅̅和RD̅̅̅̅均处于逻辑低电平，则输出总线，转换结果通过并行数据总线输出 ）
• 转换信号（通道组 A 和通道组 B 的转换开始输入。启动模拟输入通道上的转换。 对于选定的模拟输入对，当 CONVST 从低电平变为高电平时，转换启动。）
• 串行时钟输入/并行数据读取控制输入（在并行模式下，如果CS̅̅̅和RD̅̅̅̅均处于逻辑低电平，则使能输出总线）
• 输出繁忙（CONVST 上升沿之后，此引脚变为逻辑高电平，表示转换过程已开始。 BUSY 输出保持高电平，直到当前选定通道的转换过程完成为止。BUSY 下降沿表示转换数据正被锁存至输出数据寄存器，稍后便可供读取。