MIPI D-PHYv2.5笔记（12） -- Clock Lane的ULPS

亦枫Leonlew

已于 2023-04-04 14:28:00 修改

阅读量2.7k

点赞数 1

分类专栏： ISP 文章标签：嵌入式硬件 MIPI D-PHY ULPS CLOCK-LANE

于 2023-04-04 14:13:27 首次发布

本文链接：https://blog.csdn.net/vivo01/article/details/129950968

版权

ISP 专栏收录该内容

70 篇文章

订阅专栏

声明：作者是做嵌入式软件开发的，并非专业的硬件设计人员，笔记内容根据自己的经验和对协议的理解输出，肯定存在有些理解和翻译不到位的地方，有疑问请参考原始规范看

LP Mode的Clock Lane ULPS

尽管Clock Lane不包含常规的Escape Mode，但Clock Lane要支持ULPS（Untra-Low Power State）。

Clock Lane通过一个Clock Lane Untra-Low Power State Entry过程进入到ULPS状态。这个过程以Stop状态为起点，发送侧驱动TX-ULPS-Rqst State（LP-10），随后驱动TX-ULPS State（LP-00）。在此之后，Clock Lane进入ULPS。如果有错误发生，在TX-ULPS-Rqst状态之后，LP-01或LP-11会被立即检测到，Untra-Low Power State Entry过程被中断，接收侧要等待或回到Stop状态。

接收的PHY要通知接收侧的协议层（Protocol）出现了ULP State。在这种状态下，信号线处于ULP State（LP-00）。ULPS通过一个长度为 $T_{WAKEUP}$ 的Mark-1 TX-ULPS-Exit State紧跟一个Stop State来退出。

图1 Clock Lane Ultra-Low Power State State Machine

图2 Clock Lane Ultra-Low Power State State Machine Description

ALP Mode的Clock Lane ULPS

ALP模式中，Clock Lane是单向的，不支持Data Lanes里的ALP Command功能。Clock lane在ALP模式中的ALP ULPS通过一种特殊的进入序列来支持，如下图:

图3 Clock Lane ALP ULPS Entry Sequence

Clock Lane的接收侧，将一个周围为 $T_{ALP-CLK-ZERO}$ 的HS-Zero，和紧跟在后面的一个周期为 $T_{ALP-CLK-SLEEP}$ 的HS-Trail（HS-1）作为一个ULPS Entry Request。在此之后，Clock Lane进入到ULP模式操作，这种状态下，大部分内部电路都能被关闭。

要唤醒处于ALP ULPS状态的Clock Lane，需要发送侧传送一个持续时间为 $T_{ALP-WAKEUP}$ 的长ALP WAKE脉冲，紧跟一个ALP Stop状态。Clock Lane的ALP-ED会检测到这个序列作为ALP ULPS退出事件并且切换到ALP Stop。在整个过程中，差分端接（differential termination）时钟保持关闭。