ZYNQ PL通过EMIO ETHE1外接PHY由GMII转RGMII:
详见博客:https://blog.csdn.net/wangjie36/article/details/107656663
ZYNQ使用AXI_Ethernet编译系统扩展多网口:
详见博客:https://mp.csdn.net/editor/html/104765046
一,硬件MIO引脚配置
网口引脚线路等长设计,PL网口的RCK连接到FPGA BANK的MRCC的P脚,其他ETH引脚最好在一个bank内:
时钟域同步时钟输入PL_CLK修改到FPGA BANK的MRCC的P脚,才能作为单端的系统输入时钟。