Quartus调用FIFO或者是RAM、ROM出现的问题

最新推荐文章于 2023-09-21 10:28:41 发布
最新推荐文章于 2023-09-21 10:28:41 发布
阅读量3.9k 收藏 3
点赞数
分类专栏： FPGA-Cyclone IV 文章标签： ram rom

经常出现如下错误：


Error: M4K memory block WYSIWYG primitive "cc:inst|altsyncram:altsyncram_component|altsyncram_usc1:auto_generated|altsyncram_ate2:altsyncram1|ram_block3a7" utilizes the dual-port dual-clock mode. However, this mode is not supported in Cyclone II device family in this version of Quartus II software. Please refer to the Cyclone II FPGA Family Errata Sheet for more information on this feature.




修改方法：


在用到cycloeII的器件，用到RAM,ROM时，要设置一下，在菜单ASSIGNMENTS->SETTING->ANALYSIS&SYNHESIS SETTINGS_DEFAULT PATAMETERS,在NAME 栏键入 CYCLONEII_SAFE_WRITE;<br> 在DEFAULT SETTING栏键入 VERIFIED_SAFE 分别按ADD和OK


freedomff
关注
  • 0
    点赞
  • 踩
  • 3
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
Quartus基本IP核调用及仿真
qq_45659777的博客
05-24 1万+
文章目录一.PLLPLL介绍PLL的IP核调用PLL仿真二.RAMRAM介绍RAM的IP核调用（单时钟）RAM仿真（单时钟）RAM的IP核调用（双时钟）RAM仿真（双时钟）三.FIFOFIFO介绍FIFO的IP核调用（读写共用时钟）FIFO仿真（读写共用时钟）FIFO的IP核调用（读50MHZ时钟，写时钟100MHZ时钟）FIFO仿真（读50MHZ时钟，写时钟100MHZ时钟） 一.PLL PLL介绍 PLL全称Phase Locked Loop，也就是锁相环，是一种反馈控制电路。PLL对时钟网络进行系统级
存储器ROM与RAM实验
qq_43717119的博客
04-09 5648
FPGA 中 ROM 定制与读出实验一、 实验目的二、 实验要求三、 实验原理四、 实验内容六、 实验代码（含符号说明）2.2 FPGA 中 RAM 读写实验一、 实验目的二、 实验要求三、 实验原理四、 实验内容五、 实验环境与设备六、 实验代码设计（含符号说明） 一、 实验目的 1、掌握 FPGA 中 ROM 的设置，作为只读存储器ROM 的工作特性和配置方法。 2、用文本编辑器编辑 mif 文件配置ROM，学习将程序代码以 mif 格式文件加载于ROM中。 3、在初始化存储器编辑窗口编辑 mif 文
quartus altera FIFO使用问题总结：rd_usedw和wr_usedw、rd_rst和wr_rst
Fish_Like_Fishing的博客
07-07 2937
在异步FIFO中同时使用rd_usedw和wr_usedw，需要关注一下这两个信号的区别，首先rd_usedw是在rd_clk时钟下，wr_usedw是在wr_clk下，前者输出当前FIFO内可读数据数量，后者是输出已写入FIFO的数量。 在不同读写时钟情况下： 可以看出rd_usedw要滞后wr_usedw两个rd_clk时钟周期。 一般而言两者需要加以区分，只有当输入数据wr_data和读出数据rd_data位数相同，且在写入特点数据量后读出该数据量的数据，此时rd_usedw和wr_used
rom单端口ip核调用总是出现error loading design
qq_44956862的博客
07-09 887
quartus在进行rom ip核调用的时候，编译代码成功，但是一直出现error loading design错误，按我之前总结的解决方法，一一检查了端口，实例化，参数顺序等代码问题，检查完后也在ip核设置里面进行了修正，仍然错误。 于是我换了个简单点的实例来试试rom ip核的调用，即dds信号发生器的产生，同样代码编译成功，但是输出波形data_out一直为零，改变了仿真时长和仿真停止时间都没用，然后我去检查代码，ip核要实例化到顶层模块中，检查了端口对应，应该没问题，看了网上有的帖子，我想可能是载入
fpga中出现的问题（quartus 15.1）
qq_37203178的博客
04-12 702
1、无法读取ram的初始化hex文件 解决方案：将hex文件路径修改为工程的根目录即可，并且modelsim不支持mif文件初始化 2、
在使用Quartus时遇到的错误
cyyahz的博客
10-09 4806
在使用Quartus时遇到的错误
FPGA实现RAM--LPM_RAM
创造晴天
05-09 3557
我们知道，RAM是用来在程序运行中存放随机变量的数据空间，使用时可以利用QuartusII的LPM功能实现RAM的定制。 　　软件环境：QuartusII 11.0 　　操作系统：win7 实现方法一、利用LPM_RAM： 1.首先准备好存储器初始化文件，即.mif文件。 　　该文件的生成方法见《如何生成mif文件》; 　　本文预先生成了一个正弦波的数据文件，TEST1.mif，可以在
quartus的简单使用教程
11-28
7. 内部IP核的调用：Quartus提供了许多内置的IP核，如TTL、RAM、ROM、FIFO等，这些可以加速设计开发并提供可靠的功能实现。调用内部IP核时，通过IP Catalog选择所需的IP核，进行配置参数设置，然后生成相应的Verilog...
Quartus定制FPGA的Memory IP
LS的专栏
05-29 3463
前言    FPGA器件中通常嵌入一些用户可配置的存储块，在编程过程中经常需要一些存储器，如果使用逻辑单元存储的话就会占用大量逻辑资源，于是在内部嵌入了类似M4K,M9K等的存储器，专门给FIFO、RAM、ROM等使用。下面以cycloneIVE器件为例在Quartus中配置ROM的IP，以供模块调用。1、打开Quartus，选择Tools--MegaWizard Plug-In Manager，...
Quartus常见错误分析、警告分析
12-29
Quartus常见错误分析、警告分析，希望可以帮助大家解决困难！
Quartus (Quartus Prime 18.1)调用IP核实现音乐播放器问题：altsyncram.tdf 文件错误
最新发布
weixin_56287814的博客
09-21 251
altsyncram.tdf 文件错误。
quartus 13.1常见报错解决方法
热门推荐
肥宅的博客
06-09 2万+
在使用quartus中会遇到很多由于安装或设置不规范造成的错误。我就目前我遇到的一些错误以及我的解决方法分享给大家，这个文章将会持续更新，如果读者有遇到软件中错误无法解决的问题，也欢迎在评论区留言。 一、编译出现lience错误 在对设计的电路编译时，系统在程序运行3秒内即结束并报错，大概意思为现有的证书不支持编译。这个常见问题源自破解不成功，这里读者很有可能犯的错误是在使用破解器的时候没有区分x86(即32-bit)和x64软件破解器对应的文件夹。 如图所示有两种破解器，分别对应32位和64位的软件，大部
FPGA那些事儿---驱动VGA电脑显示器显示代码
baidu_38205880的博客
03-14 3130
//top.vmodule top(clk,rst_n,hsync,vsync,red,green,blue);input clk;input rst_n;output hsync;output vsync;output green;output red;output blue;wire[9:0]hs_addr;wire[9:0]vs_addr;wire valid;wire clkpixel;w...
Quartus中的错误 Error: WYSIWYG RAM……
03-04 4265
<br />Error: WYSIWYG RAM primitive "ram_block1a0" must have Port A, Address port or parameter specified此种警告表示RAM地址端口有定义网标，但是没有接input或者output引脚。数据输入输出引脚定义了网标没有接端口也会提示错误。<br /><br /><br />产生原因：<br /><br />若在bdf文件中单独放置一个上图的RAM，编译则会出现上述错误。<br /><br /><br
fifo读写错误以及常规使用
Kevin
07-27 9066
fifo读写错误有以下几种现象 1、fifo在未写入数据时，full信号为高 原因：fifo未正确复位；写逻辑有误。 2、fifo写入的第一个数据，在读出时重复 原因：写数据重复；读逻辑有误，可以尝试使用rd_en= !empty，查看读数据是否正确； 3、fifo复位问题后写使能问题 fifo复位高有效，至少需保持4个时钟周期，正常复位后full为高并持续7个时钟周期，之后变低，此时可以正常写fifo 4、fifo一般不要使用大于65536深度，容易出错； 5、fifo读模式常用FWIT模
基于FPGA的异步FIFO设计
一个人要像一支队伍
01-08 1707
异步FIFO的结构如下图所示： 具体的逻辑如下图所示： 空满标志逻辑如下图所示： fifo_async.v代码如下： `timescale 1ns / 1ps module fifo_async #(parameter ADDR_WIDTH=5,BIT_WIDTH=8) // DEPTH = 32,ADDR_WIDTH=ADDR_WIDTH ( input iResetN ,input iWriteClk,iWriteEnable // write part
Quartus联合modelsim的ip核仿真——以FIFO为例——（报错问题解决）
FG的博客
01-12 3539
tips：本文章不涉及fifo的ip核参数含义讲解，只是通一通开发流程，总结一下哪里容易报错，新手向，旨在能够正确出波形，别卡在报错中折磨。 在新建工程前，新建文件夹管理文件 打开quartus，新建工程，路径设置到quartus_prj目录下，工程名和顶层名均为fifo 一路next到选型号，按照板卡型号进行选择。Family->package->pin count---->core speed grade->available devise->next simulatio
FPGA之IP核调用——双口RAM的调用和Modelsim仿真
H19981118的博客
01-26 2422
双口RAM 主要知识点：存储器IP核的使用 调用IP核的方式： 打开quartus，新建工程和项目后，点击Tools——MegaWzard Plug In Manager——Next——点击左侧的Memory Compiler——RAM：2-port（指的是双口RAM）——选择…定位在IP文件夹下（这里的IP文件夹是自己建立的）——文件名为dpramRAM——Next——此时即打开了配置界面【左上角出现了一个图，其中图里面的data[7:0]是指8位写入数据，wraddress是指写入地址，wren指的是写
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值