Verilog 使用$readmemb .txt对非IP核的ROM/RAM的初始化

最新推荐文章于 2024-06-09 00:25:39 发布

wanhua3514

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分类专栏： verilog 文章标签： verilog rom

本文链接：https://blog.csdn.net/wanhua3514/article/details/108091476

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本文介绍如何使用Verilog和.txt文件初始化自编写的简易ROM。通过示例代码和测试，展示了当地址不匹配时，未初始化的地址读取到的数据为XX，以及.txt文件中地址标记的解析方式和注释支持。

摘要由CSDN通过智能技术生成

Verilog 使用$readmemb .txt对非IP核的ROM/RAM的初始化

对于直接调用rom/ram的ip核使用mif文件核hex文件将其初始化操作还是很简单的。这里讲自己编写简易的rom，使用txt文件对它初始化。

直接上模型代码：

module rom(data,addr,read);
output [7:0]  data;
input  [3:0]  addr;
input 		  read;
reg    [7:0]  memory [13'h1fff:0];
wire   [7:0]  data;

assign data = (read) ? memory[addr] : 8'hzz;

initial
	$readmemb("D:/altera/15.0/rom/rom.txt",memory);  //这个memory就是上面定义的reg memory。
endmodule

以及txt文件中的数据：

testbench代码

`timescale 1 ps/ 1 ps
module rom_vlg_tst();
// constants                                           
// general purpose registers
// test vector input registers
reg [3:0] addr;
reg read;
// wires                                               
wire [7:0]  data;

// assign statements (if any)                          
rom i1 (
// port map - connection between master port