Verilog基础之十三、ROM实现

最新推荐文章于 2023-11-20 12:24:02 发布

FPGA芯中的小蚂蚁

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分类专栏： Xilinx(Vivado)知识锦集 Verilog学习笔记 FPGA所知所见所解文章标签： fpga开发 modelsim ROM初始化正弦波

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本文详细介绍了FPGA设计中ROM的实现，包括非IP核设计方法，通过读取txt文件初始化ROM，并展示了测试代码和仿真结果。接着，文章讲解了如何使用IP核创建ROM，特别是通过coe文件初始化，并提供了设计代码和测试代码。此外，还介绍了在Modelsim中设置模拟信号显示和信号范围的方法。

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一、前言

对于工程中的存储逻辑分为两种，一种是可读可写的RAM，另一种是只能读取的ROM，两者的数据读取都是通过地址来查找。对于ROM，因为是只能读取不能写入，里面的数据在初始化时进行存入。

二、非IP核设计

通常ROM的实现是调用IP核，在IP核创建时使用coe文件进行初始化，coe文件中存储了初始化的数据，工程设计中IP核和data文件（如txt文件）读取两种方式来设计ROM。

2.1 工程设计文件读取初始化

设计用初始化ROM使用txt文件的数据，使用了正弦波，方波，三角波三种波形的txt文件数据，初始化都再对齐进行读取，存储器的数据宽度为8，深度为512。

module ROM( rst,clk,o_sine,o_squ,o_tri );
input clk;
input rst;   //复位信号
output  o_sine,o_squ,o_tri;
reg [7:0] o_sine,o_squ,o_tri;    //存储的数据位宽为8位
//parameter INIT_FILE = "../dat/ram_init.dat"reg [7:0] ROM [255:0];
parameter SINE_FILE = "sine.txt";  //正弦波形数据
parameter SQUARE_FILE = "square.txt";  //方波数据
parameter TRI_FILE = "triangle.txt";   //三角波数据
reg [7:0] sine_rom [511:0];       //存储器的深度为512
reg [7:0] square_rom[511:0];
reg [7:0] tri_rom [511:0];
reg [8:0] cnt;
initial
begin: file 
$readmemh(SINE_FILE, sine_rom);    //对数据进行读取
$readmemh(SQUARE_FILE, square_rom);
$readmemh(TRI_FILE, tri_rom);
end
always@(posedge clk,negedge rst)
begin
if(!rst)
begin
o_sine<=8'b0;
o_squ<=8'b0;
o_tri<=8'b0;
cnt<=0;
end
else if(cnt<512)
begin
o_sine<=sine_rom[cnt];
o_squ<=square_rom[cnt];
o_tri<=tri_rom[cnt];
cnt<=cnt+1;
end
else
cnt<=0;
end

2.2 测试代码

`timescale 1ns / 1ps
module ROM_tb(  );
reg rst,clk;
wire [7:0] o_sine,o_squ,o_tri;
initial 
begin
clk=0;
rst=1;      //低电平复位信号赋初始值1
#40 rst=0;
#60 rst=1;
end

ROM ROM_test(.rst(rst),.clk(clk),.o_sine(o_sine),.o_squ(o_squ),.o_tri(o_tri) );
always #1 clk=~clk;    //时钟周期为2ns
endmodule

2.3 仿真结果

结果中红色，绿色，粉红分别为正弦波，方波，三角波，因clk周期为2ns，深度为512，故一个大波形周期为1024ns，根据1、2号框的坐标差3169-2145=1024ns符合预期。

三、IP核创建ROM

本章节介绍使用ROM的IP核穿穿件ROM，并通过coe文件进行初始化ROM，再进行读取，使用的器件为xc7k480tffv1156-1

3.1 IP核生成ROM

Flow Navigator窗口中IP Catalog进行创建

双击IP Catalog进入创建界面，在Search栏输入ROM，选择分布式方式创建

memory config配置界面中Depth为存储器深度，Data Width为存储数据的宽度，类型为ROM

Port config配置界面默认即可，重点为RST&Initialization界面

coe文件格式，第一行指定数据的进制，第二行为数据，以空格区分不同的地址，如7d和7b表示两个不同地址的数据。

3.2 设计代码

module ROM_top( clk,rst,addr,data);
input clk,rst;
output [8:0] addr;
output [7:0] data;
ROM_IP ROM_addr(.clk(clk),.rst(rst),.addr(addr));  //调用ROM_IP获取地址
dist_mem_gen_0 IP_test(.a(addr),.spo(data));	//调用ROM的IP核读取数据

endmodule

获取地址的代码

module ROM_IP( clk,rst,addr);
input clk,rst;
output reg [8:0] addr;
always@(posedge clk,negedge rst)
begin
if(!rst)
    addr<=9'b0;
else
    addr<=addr+1;
end
endmodule

文件结构

3.3 测试代码

module ROMIP_tb;
reg clk,rst;
wire [8:0] addr;
wire [7:0] data;
initial
begin
clk=0;
rst=0;
#40 rst=1;
end
always#1 clk=~clk;  //时钟clk周期为2
ROM_top ROM_toptest(.clk(clk),.rst(rst),.addr(addr),.data(data));
endmodule