Verilog中初始化ram/rom中的数据

最新推荐文章于 2023-12-23 23:49:01 发布
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分类专栏： FPGA基础知识

http://xmind.iteye.com/blog/696744

，readmem，readmemb，readmemh都可以实现：

readmemh例子：

Verilog代码   收藏代码
  1. `timescale  1ns/100ps  
  2. module readmem_tb;  
  3.     reg [7:0]       Mem[0:'h7ff];  
  4.       
  5.     initial  
  6.         begin  
  7.             $readmemh ("frame.mif",Mem);  
  8.         end  
  9.       
  10. endmodule  

 

用到的frame.mif文件： 从文件可以看出@后面跟的是地址，文件中可以有//这样的注释，空格分隔每个数。

Txt代码   收藏代码
  1. @000   
  2. //* ********** 1s frame data **************/  
  3. 00 01 02 03 04 05 06 07 08 09 0A 0B 0C 0D 0E 0F  
  4. 10 11 12 13 14 15 16 17 18 19 1A 1B 1C 1D 1E 1F  
  5. 20 21 22 23 00 00 00 00 00 00 00 00 00 00 00 00  
  6. 30 31 32 33 00 00 00 00 00 00 00 00 00 00 00 00  
  7. 40 41 42 43 00 00 00 00 00 00 00 00 00 00 00 00  
  8. 50 51 52 53 00 00 00 00 00 00 00 00 00 00 00 00  
  9. 60 61 62 63 00 00 00 00 00 00 00 00 00 00 00 00  
  10. 70 71 72 73 74 75 76 77 78 79 7A 7B 7C 7D 7E 7F  
  11. 80 81 82 83 84 85 86 87 88 89 8A 8B 8C 8D 8E 8F  
  12. 90 91 92 93 11 11 11 11 11 11 11 11 11 11 11 11  
  13. A0 A1 A2 A3 11 11 11 11 11 11 11 11 11 11 11 11  
  14. B0 B1 B2 B3 11 11 11 11 11 11 11 11 11 11 11 11  
  15. C0 C1 C2 C3 11 11 11 11 11 11 11 11 11 11 11 11  
  16. D0 D1 D2 D3 11 11 11 11 11 11 11 11 11 11 11 11  
  17. E0 E1 E2 E3 E4 E5 E6 E7 E8 E9 EA EB EC ED EE EF  
  18. F0 F1 F2 F3 F4 F5 F6 F7 F8 F9 FA FB FC FD FE FF  
  19.   
  20. @100   
  21. //* ********** 2d frame data **************/  
  22. 00 01 02 03 04 05 06 07 08 09 0A 0B 0C 0D 0E 0F  
  23. 10 11 12 13 14 15 16 17 18 19 1A 1B 1C 1D 1E 1F  
  24. 20 21 22 23 22 22 22 22 22 22 22 22 22 22 22 22  
  25. 30 31 32 33 22 22 22 22 22 22 22 22 22 22 22 22  
  26. 40 41 42 43 22 22 22 22 22 22 22 22 22 22 22 22  
  27. 50 51 52 53 22 22 22 22 22 22 22 22 22 22 22 22  
  28. 60 61 62 63 22 22 22 22 22 22 22 22 22 22 22 22  
  29. 70 71 72 73 74 75 76 77 78 79 7A 7B 7C 7D 7E 7F  
  30. 80 81 82 83 84 85 86 87 88 89 8A 8B 8C 8D 8E 8F  
  31. 90 91 92 93 33 33 33 33 33 33 33 33 33 33 33 33  
  32. A0 A1 A2 A3 33 33 33 33 33 33 33 33 33 33 33 33  
  33. B0 B1 B2 B3 33 33 33 33 33 33 33 33 33 33 33 33  
  34. C0 C1 C2 C3 33 33 33 33 33 33 33 33 33 33 33 33  
  35. D0 D1 D2 D3 33 33 33 33 33 33 33 33 33 33 33 33  
  36. E0 E1 E2 E3 E4 E5 E6 E7 E8 E9 EA EB EC ED EE EF  
  37. F0 F1 F2 F3 F4 F5 F6 F7 F8 F9 FA FB FC FD FE FF  


七水_SevenFormer
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xilinx verilog语法技巧(三)--RAM的初始化
baidu_34971492的博客
05-09 8809
RAM的初始化 RAM可以通过以下方式初始化： 1，在HDL源代码中指定RAM初始内容； 2，在外部数据文件中指定RAM初始内容。 Verilog Coding Example： 1，所有可寻址的words都初始化为相同的值 reg [DATA_WIDTH-1:0] ram [DEPTH-1:0]; integer i; initial for (i=0; i<DEPTH; i=i+1)...
EDA/PLD中的Verilog HDL数据类型
12-09
4.5 数据类型Verilog HDL 主要包括两种数据类型线网类型(net type) 和寄存器类型（reg type ）。4.5.1 线网类型1. wire 和 tri 定义线网类型主要有wire 和tri 两种。线网类型用于对结构化器件之间的物理连线的建模。...
verilog 初始化_xilinx verilog语法技巧(三)RAM的初始化
weixin_39940755的博客
11-25 2316
RAM的初始化RAM可以通过以下方式初始化：1，在HDL源代码中指定RAM初始内容；2，在外部数据文件中指定RAM初始内容。Verilog Coding Example：1，所有可寻址的words都初始化为相同的值reg [DATA_WIDTH-1:0] ram [DEPTH-1:0]; integer i; initial for (i=0; i<DEPTH; i=i+1) ra...
RAM建模和初始化
weixin_33860528的博客
01-27 382
冯诺依曼提出的存储计算，计算存储，因此，几乎所有的CPU和ASIC都会使用存储器，它们的类型很多，包括异步RAM、同步RAM、ZBT RAM、DDR DRAM、ROM等。由于大部分的异步RAM和SRAM都是晶圆代工厂定制的，一次需要修改成适合于FPGA结构的Verilog等效模型。FPGA的综合工具会将这些模型推译出FPGA芯片特有的嵌入式RAM。RAM的特点是一拍写入，两拍读出。所有RAM的设计...
Verilog基础之十三、ROM实现
zyp626的博客
07-02 1602
对于工程中的存储逻辑分为两种，一种是可读可写的RAM，另一种是只能读取的ROM，两者的数据读取都是通过地址来查找。对于ROM，因为是只能读取不能写入，里面的数据在初始化时进行存入。二、非IP核设计通常ROM的实现是调用IP核，在IP核创建时使用coe文件进行初始化，coe文件中存储了初始化的数据，工程设计中IP核和data文件（如txt文件）读取两种方式来设计ROM。2.1 工程设计文件读取初始化。
【xilink nexsy3】【verilog】存储器RAM
saber_jk的博客
07-07 2375
博客地址转至https://xisynotz.xyz 一、实验目的 1.学习如何使用ISE的IP核 2.学习使用Xilinx FPGA内的RAM资源 a)例化一个简单双端口的RAM（32bitx64） b)使用coe文件对RAM进行初始化 二、实验要求 1.综合利用三次实验的结果，完成以下功能： a)从ram中0地址和1地址读取两个数， 分别赋给reg0...
Verilog RAM/ROM的数据初始化
最新发布
wkk的博客
12-23 1918
FPGA设计中RAM和ROM作为存储器用来存储可变或不可变类型的数据。ROM初始化一般是加载固定数据，RAM声明时默认为不定态数据，初始化时可以让数据为全1或者全0。
Verilog 使用$readmemb .txt对非IP核的ROM/RAM的初始化
wanhua3514的博客
08-19 2617
Verilog 使用$readmemb .txt对非IP核的ROM/RAM的初始化 对于直接调用rom/ram的ip核使用mif文件核hex文件将其初始化操作还是很简单的。这里讲自己编写简易的rom，使用txt文件对它初始化。 直接上模型代码： module rom(data,addr,read); output [7:0] data; input [3:0] addr; input read; reg [7:0] memory [13'h1fff:0]; wire [7:0]
Linux Sftp 下载整个文件目录
qq_39991552的博客
03-12 5145
Linux Sftp 下载整个文件目录 get -r /A/B/. 有两个特点： 1：使用-r参数 2：在目录后面使用"."号 这样的话就可以把/A/B 目录和子目录里面的文件全部下载到本地了。 ...
[verilog]用文件初始化ROM
I have a adream
04-14 6556
`timescale 1ps/1ps /* 从文件中读入ROM的值 2013-4-14 */ module FILEROM( iCLK, iRST_N, iREAD, iADDR, oDATA ); parameter DATA_WIDTH=8; //数据位宽 parameter ADDR_WIDTH=8; //地址位宽 parameter ADDR_START=0; //地址
RAM的多种例化和初始化方法
yinyeyy的专栏
02-28 5663
目录 RAM的例化 RAM的初始化 IP Catalog例化的RAM的初始化 自定义数组和XPM RAM的初始化 初始化数据的可读性 本文所述的内容均以使用Xilinx器件为前提，不需要进行修改，或者做出少量修改就可以在Altera器件上应用。 RAM的例化 我常使用的例化方法主要有三种。 使用IP Catalog例化 通过代码让编译器推断出RAM 调用原语 上述方法各...
Verilog HDL语言在FPGA/CPLD开发中的应用
01-19
1 引言 近30年来，由于微电子...就FPGA和CPLD开发而言，比较流行的HDL主要有Verilog HDL、VHDL、ABEL-HDL和 AHDL 等，其中VHDL和Verilog HDL因适合标准化的发展方向而终成为IEEE标准。但与VHDL相比，Verilog HDL有个的
EDA/PLD中的Verilog HDL结构化描述形式
12-09
在Verilog HDL中可使用如下方式描述结构:　1) 内置门原语(在门级)；　2) 开关级原语(在晶体管级)；　3) 用户定义的原语(在门级)；　4) 模块实例 (创建层次结构)。　通过使用线网来相互连接。下面的结构描述形式使用...
使用Verilog实现RAM的构造并读写数据
12-21
FPGA实现双口arm的读写，详细代码介绍，注释，零基础也能收获
vivado中verilog编写RAM与IP核生成RAM
2203_75345038的博客
08-14 1167
为什么要生成两个RAM呢，直接生成一个300Kx12的RAM不可以吗，答案是不可以，由于RAM 的生成规则，使用这种方式生成的RAM必须是2的次方数， 如果选择生成一个300K的RAM，那么系统会直接优化成512K的空间，这样会浪费很多没用上的RAM。搜索BRAM，选择Block Memory Generator ，双击IP核打开设置界面，设置如下，我们这里选择准双口IP核，真双IP核与准双IP核的区别是，真双口IP核的每一个口都能读写，准双口IP核一个口只能读，另一个口只能写。
Verilog实现RAM(2-单端口同步读写SRAM)
CLL_caicai的博客
02-23 1万+
之前在Verilog实现RAM（1）中，对常见存储器件进行了名词扫盲，并通过调用IP核实现了简单的同步读写SRAM；现在接着之前的工作，对同步读写SRAM进行Verilog描述----实现一个位宽8bit，深度16bit的单端口SRAM； 一、原理 输入端口有： reg [3:0]a;//输入地址（RAM深度为16，对应地址位宽为4） reg clk;//时钟 reg...
Verilog读取HEX文件初始化ROM
weixin_30377461的博客
12-15 1718
ROM.v代码 这个模块设计的关键是在复位信号中执行初始化代码，读取指定位置的HEX文件中的数据初始化rom,然后在其他时钟沿时刻输出地址所指的数据。 //read hex file to initial ROM or RAM module ROM( input clk, input rst_n, input[15:0] addr, output reg[7:0] ...
FPGA之道（34）Verilog初始化与操作符号
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Reborn Lee
02-13 1万+
初始化主要是针对FPGA内部有记忆的单元，例如寄存器、BLOCK RAM等，而对于无记忆的单元，例如硬件连线，没有必要也无法对它们赋初值。目前来说，并不是所有的FPGA芯片都支持赋初值的，那么对于那些不支持赋初值的FPGA芯片，我们一定要设计好复位电路。
Verilog HDL 语法整理（二）
记录所学，分享知识，结识挚友
10-01 2278
前言 本文承接前文：Verilog HDL 语法整理 （一）。本文主要介绍 Verilog 的运算符和表达式。 一、Verilog HDL 初始化 FPGA 内主要对记忆器件（寄存器、BRAM、ROM等）进行初始化，无记忆性的单元（wire 型连线）不用初始化。 1、分布式赋初值 在声明变量时，直接对变量赋值。例 ： reg [15:0] I_DATA=16'ff ; 2、集中式赋初值 使用 init......
verilog ROMRAM
05-10
Verilog是一种硬件描述语言，可以用来描述数字电路的行为和结构。在Verilog中，ROM（只读存储器）和RAM（随机存储器）是两种不同的存储器类型。它们有不同的访问方式、读写速度、存储容量和成本。 ROM是一种只读存储器，其中存储的数据无法被修改。ROM中的数据一般是在设计过程中预先指定的，因此ROM通常用于存储程序代码和常量数据。 在Verilog中，可以使用“initial”语句来初始化ROM中的数据，例如： ``` module rom ( input [7:0] addr, output reg [7:0] data ); reg [7:0] mem [0:255]; initial begin mem[0] = 8'h12; mem[1] = 8'h34; mem[2] = 8'h56; // ... end always @(addr) data <= mem[addr]; endmodule ``` 在上面的代码中，定义了一个8位地址和8位数据的ROM。使用“initial”语句初始化了ROM中的数据，然后使用“always”语句，使得当地址变化时，从ROM中读取对应的数据。 RAM是一种可读可写存储器，其中存储的数据可以被修改。RAM通常用于存储程序中需要动态修改的数据。 在Verilog中，可以使用“reg”类型声明一个寄存器，然后使用“always”语句来实现RAM。例如： ``` module ram ( input [7:0] addr, input [7:0] din, input wr_en, output reg [7:0] dout ); reg [7:0] mem [0:255]; always @(addr, wr_en) begin if (wr_en) mem[addr] <= din; dout <= mem[addr]; end endmodule ``` 在上面的代码中，定义了一个8位地址、8位写入数据、写使能信号和8位读出数据的RAM。使用“reg”类型声明一个寄存器，然后使用“always”语句，根据地址和写使能信号判断是写入数据还是读取数据，并将数据写入或读出。

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