单端口和双端口的优势_基于DDR双端口控制器HDMI显示控制器（一）

最新推荐文章于 2024-02-22 00:30:00 发布

邵云卿

最新推荐文章于 2024-02-22 00:30:00 发布

阅读量750

点赞数 1

文章标签：单端口和双端口的优势

本文链接：https://blog.csdn.net/weixin_30002151/article/details/112349454

版权

本文档详细介绍了基于DDR3 MIG IP配置的Xilinx 7Series FPGA DDR3控制器设计，包括DDR3 MIG IP的配置、时钟网络、Native Interface接口和双端口的优势。通过实例展示了如何配置DDR3 MIG IP，如选择DDR3型号、时钟网络设置等，并探讨了DDR3 Native Interface的简单易用性。此外，文章还讨论了DDR3 Control 2Port控制器设计，利用DCFIFO处理跨时钟域问题和读写分时复用逻辑，以及单帧缓存方案在帧率转换中的应用。

摘要由CSDN通过智能技术生成

内容篇幅有限，才有增量型的方式进行文档的开发，如下：

(一)：MIG的配置，MIG时钟网络，Native Interface接口介绍

(二)：DDR3_Control_2Port控制器设计，仿真，实战显示！

参考文档：

https://blog.csdn.net/mshgocn/article/details/83861872

https://blog.csdn.net/u012923751/article/details/83241169

https://www.cnblogs.com/kevinchase/p/10112191.html

ug586_7Seris_MIS.pdf

Xilinx 7Series FPGAs Memory Interface Soulution(MIS，其实就是MIG手册)是集成DDR2/3的PHY和Controller解决方案，接口可配置支持AXI协议接口，或Native APP接口，底层的DDR控制逻辑根据配置的时钟/型号等，由IP自行完成，用户重点在于读写逻辑的设计，极大程度简化了开发的设计。

如上图所示，本人设计的Xilinx 70T VIP_Board，板载集成了2颗DDR3存储器，采用地址复用数据拼接的方式，最终为512MB 32bit@1333MHz的存储。对于大部分图像开发应用而言，2GB的地址可以存储约256张1080P ARGB图，或64张 4K的ARGB图，空间已经绰绰有余。

Vivado的AXI Interconnector矩阵定制，可以多个Master访问一个Slave(DDR3)，方便用于进行多个IP或一个IP多个数据读写接口的互联，因此在用户逻辑侧不需要考虑DDR的读写分时复用问题，反而设计变得简单。本人从业ASIC行业多年，对AXI协议以及读写接口的设计调试轻车熟路，但对于大部分非IC行业，或也没玩过ZYNQ/MPSOC/MicroBlaze的朋友，也许对AXI总线比较陌生。因此DDR3 Interface暂定选用Native app接口，咱们还是从底层开始设计，对于“简单的”AXI协议以后的设计再说哈。