关于时序检查的系统任务

最新推荐文章于 2024-06-22 11:42:34 发布

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原文链接：http://www.cnblogs.com/poiu-elab/archive/2012/06/05/2536348.html

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本文详细介绍了Verilog中的$skew、$width、$setup、$hold等用于时序检查的系统任务，包括其用途、语法及使用示例，并强调了在nc-sim仿真时关闭notimingcheck和nospecify的重要性。

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1. $skew是Verilog所提供的專門用來做timing check的system task，可以檢查兩個信號間最大的延遲，若兩個信號間的skew大於我們所指定的需求，將產生violation warning。比如下面的这个例子，表示從posedge wire_a到posedge wire_b間的skew limit為4 ns，若skew大於4 ns，將產生timing violation warning。此外，Verilog規定timing check類的system task，一定要放在specify block內。

1 specify
2   $skew(posedge wire_a, posedge wire_b, 4); /* 3 is ok*/
3 endspecify

2. $width是Verilog所提供的專門用來做timing check的system task，可以檢查一個edge transition到另外一個相反的edge transition的時間長度是否符合規格需求，若pulse width小於我們所指定的需求，將產生violation warning。比如下面这个例子，表示從posedge wire_a開始檢察，若pulse width小於6，將產生timing violation warning。此外，Verilog規定timing check類的system task，一定要放在specify block內。

1 specify
2   $width(posedge wire_a, 6); /* 8 is ok */
3 endspecify

3. $setup用来检查设计中时序元件的建立时间，是数据必须在有效时钟边沿之前到达的最小时间。

$setup (被检查的信号，用于检查的参考信号，需要的最小建立时间);

如果（T检－T被检查）<建立时间，则报告违反约束。如：

1 specify
2 $setup (data, posedge clk, 3);
3 endspecify

4. $hold，用来检查设计中时序元件的保持时间，是数据在有效时钟边沿之后保持不变的最小时间。

$hold (reference,data,limit);

若（Tdata-Tref）<limit，则报告违反约束。如：

1 specify
2 $hold (posedge clk, data, 5);
3 endspecify

ps：在nc-sim仿真的时候，记得关掉 notimingcheck 和 nospecify。开着的话是不会报出violation的

转载于:https://www.cnblogs.com/poiu-elab/archive/2012/06/05/2536348.html