RAM-Based Shift Register (ALTSHIFT_TAPS) IP Core-实现3X3像素阵列存储

最近想要实现CNN的FPGA加速处理，首先明确在CNN计算的过程中，因为卷积运算是最耗时间的，因此只要将卷积运算在FPGA上并行实现，即可完成部分运算的加速

那么对于卷积的FPGA实现首先要考虑的是卷积子模板具体如何实现，我们在matlab或者c实现比如3X3的子模板的时候，只要用一个数组即可将模板的数据存储起来，而在FPGA的话有以下三种方法：

1. 用2个或3个RAM存储3X3像素阵列
2. 用2个或3个FIFO存储3X3像素阵列
3. 用shift_RAM移位存储3X3像素阵列

而shift_RAM好像就是为了阵列的实现量身定做的一般。

shift_RAM的配置参数主要有以下几个：

 

手册中可以参考理解的一个非常形象的图如下：

 

进一步的进行单独一个IP核的仿真后得到：

其中上述参数设置分别为8,2,3，上述仿真图中，相当于把一个矩阵A通过移位寄存的方法通过row3_data送入到RAM，然后分三行输出，在游标所示处就可以开始输出3X3矩阵

    0，56，-122

  92，50，-57

-58，-13，-61

以下部分是加入了对视频信号处理控制后的代码实现过程：

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Email Address         :         thereturnofbingo@gmail.com
Filename            :        VIP_Matrix_Generate_3X3_8Bit.v
Data                :        2014-03-19
Description            :        Generate 8Bit 3X3 Matrix for Video Image Processor.
                            Give up the 1th and 2th row edge data caculate for simple process
                            Give up the 1th and 2th point of 1 line for simple process
Modification History    :
Data            By            Version            Change Description
=========================================================================
13/05/26        CrazyBingo    1.0                Original
14/03/16        CrazyBingo    2.0                Modification
-*/ 

`timescale 1ns/1ns
module VIP_Matrix_Generate_3X3_8Bit
#(
    parameter    [9:0]    IMG_HDISP = 10'd640,    //640*480
    parameter    [9:0]    IMG_VDISP = 10'd480
)
(
    //global clock
    input                clk,