vivado路径最大时钟约束_vivado多时钟周期约束set_multicycle_path使用

Vivado下set_multicycle_path的使用说明

vivado下多周期路径约束(set_multicycle_path)的使用，set_multicycle_path一般在如下情况下使用，源时钟和目的时钟来自同一个MMCM、PLL等同一个IP核，或者源时钟和目的时钟是同一个时钟。只要两个时钟间可进行静态时序分析就可以。在这种情况下，即使不加set_multicycle_path的约束，只要时序分析能过，也是没有问题的，添加set_multicycle_path的作用是为了防止约束过紧，从而侵占了本应该让位其他逻辑的布局、布线资源，还有可能造成其它关键路径的时序违例或建立时间裕量变小的情况，这在资源利用率很高时尤为突出。多周期路径约束的好处在于使布局、布线工具优先考虑其它关键路径。下面摘抄了一篇比较好的文章介绍。

通常情况下，两个同步的reg进行timing check时，组合逻辑的delay必须在一个时钟周期内到达，才能满足setup的时序。但在某些情况下，从一个寄存器输出到另外一个寄存器的data 端需要不止一个cycle的时间，而且又不影响逻辑的功能。此时，我们可以将这样的path约束为multicycle path。图1所示为一个3cycle的multicycle path的电路结构图和波形图。

因此，我们可以用下面的命令来定义约束：

create_clock -name CLKM -period  10 [get_ports CLKM]

set_multicycle_path  3  -setup  -from [get_pins  UFF0/Q]  -to  [get_pins UFF1/D]

setup检查：

默认情况下，当UFF0/CK作为launch clock时(T&