如何将自己写的verilog模块封装成IP核

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这篇博客详细介绍了如何将自己编写的Verilog模块封装成IP核，包括理解BlackBox概念、使用BlackBox的方法、制作BlackBox的步骤，以及在Xilinx ISE中进行封装的实践技巧。通过去除Insert IO Buffer选项，综合生成ngc网表，并结合Wrapper文件，可以创建出保护源码的IP核。
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如何将自己写的verilog模块封装成IP核

  (2014-11-21 14:53:29)
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财经

 分类： 我的东东

=======================第一篇=======================

如何将自己写的verilog模块封装成IP核

将你的设计制作成BlackBox，也就是网表文件，这样别人看不到你的设计但是可以调用你的模块了。详细的参考信息如下：
1. 什么是BlackBox
- 一个大的设计中可以用到一系列网表文件作为输入的一部分而并不全部使用HDL文件。当综合这个大设计时综合器不需要知道这个网表文件是怎样实现的，而只需要知道它的输入输出接口就可以了。这样的网表就称为黑盒子，因为我们不需要看到它的内部情况。
- 通常付费IP都会以BlackBox的形式
2. 如何使用BlackBox
- BlackBox

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