bufg和bufgp_如何将自己写的verilog模块封装成IP核(一)

最新推荐文章于 2023-08-17 20:51:08 发布
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本文介绍了如何将自己编写的Verilog模块封装成IP核，主要涉及Vivado工具的使用步骤，包括创建工程、打包IP、设置顶层模块等。同时，文章解决了在封装过程中遇到的IBUF和OBUF放置错误的问题，提供了XST和Synplify Pro的解决方案。
摘要由CSDN通过智能技术生成

平台与材料

一个写好的工程，综合通过，不用布局布线，ISE或Vivado皆可。如果是ISE，需要在properties里取消选中 iobuf 。这样就只能被当做内部模块调用了。

Vivado

步骤

打开Vivado，创建一个工程

Tools -> Create or package IP

里面有三个选项，分别是打包本工程，打包本工程的一个Design，打包一个目录下的工程。

一般会选第三个。

在该目录下，应该有一个Vivado或者ISE工程，综合通过了的。

选择完打包的目录后，选择Automatically select top module。

一般都能选择到正确的top module，如果选错了，先查看文件是否全部导入，如果全部导入了还选错顶层模块，那就右键手动set as top。

这个时候在右上侧的代码视窗里应该出现了配置IP核的选项，有好几种，慢慢选，完了在最后一栏检查有没错漏，然后点package IP。

然后IP就生成好了，在Block Design的原理图视窗右键add IP，就能找到你刚刚打包的IP了。

官方解释：

Description

There is a black-box submodule in the design which is fed with an EDIF/NGC netlist. The following errors and warnings are issued during Translate:

"ERROR:NgdBuild:770 - IBUF &

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