盘点数字后端设计实现用到的各种文件-CSDN博客

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盘点数字后端设计实现用到的各种文件

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Libraries & Incoming Files

Typical set of libraries received from the foundary and vendor

LEF: Abstract Physical View

ICC/ICC2 用的 FRAM VIEW 和 NDM(比如 standard cell，memory 等) 也是由 LEF 文件产生的

LIB/DB: Timing view

ICC/ICC2 要用到的是 DB 文件。有的时候需要数字后端工程师要会将 LIB 文件转成 DB 文件，这是最基本的技能之一（建议 DC 中实现）。

GDS: Full layout view or Partial layout view

部分 IP 的 GDS，Vendor 可能只提供 partial gds。待 design 的 GDSII ready 后，需要到 foundary 去 merge full gds，并再 check DRC&LVS。

Verilog stub files/models etc

Rules files received from Foundry

RC Extraction

Foundary 会提供用于计算 RC 的 nxgrd 文件或者 tluplus 文件以及 layer map 文件

Design rule documents for the corresponding technology

DRC/ Antenna, LVS deck for the corresponding verification tool

ICC/ICC2 需要确保导入正确的 Antenna file（规定了每层的 ratio，gate 面积与 metal 面积的 ratio），否则会出现致命性的错误，比如 ICC/ICC2 中没有 antenna，而 calibre 中却有特别多的 antenna。近期会推送一篇关于 antenna 的干货分享，敬请期待。

Incoming Files/Information

Set of files/ info to be received from the Front-end design group

Netlist

Timing Constraints file - SDC constraints

Data Flow diagram, Clock tree structure ,expected aspect ratio, die size

前端提供的 data flow，一般会列出哪些 memory 和哪些逻辑是有关系的，以及各个 sub-module 之间是如何 talk 的。当然如果数字 IC 前端工程师不提供这样的文档，数字后端工程师也应该利用工具（比如小编就喜欢用 Verdi，ICC 来进行查看电路原理图和 trace）来分析 data flow 以及时钟结构。

对于 design 中有比较复杂的时钟电路时，前端工程师往往还会提供一个比较清晰的时钟结构图，方便后端工程师来理顺各个时钟结构及其相互关系，便于编写 CTS constraint，引导工具做时钟树综合。

为什么时钟树上要用 clock inverter(min pulse width check)

一网打尽时钟树综合 Clock Skew

数字后端设计实现之时钟树综合实践篇

时钟树综合（clock tree synthesis）基础篇

合理的时钟结构能够加速 Timing 收敛（时钟树综合中级篇）

逻辑综合后一般也会 release 综合后 standard cell，memory，ip 和 io 的面积。这些信息便于后端工程师用来估算模块的物理面积。

Pin-pad table or io sequence table - as Excel sheet/ text table

根据 IO Sequence 的表格，为各个 io domain，规划给 core logic 的 power pad，给 IO 供电的 power pad 以及每个 io domain 的 SSO，POC(Power On Control) 计算。

Clock constraints - clock period, clock domain,max skew, max and min insertion delay

数字后端工程师拿到前端 release 的 netlist 和 constraint 时，一定要检查时钟的周期是否正确。

Reports - timing report, power estimation report, area report.

根据 pre-layout 的各种 report，初步估算芯片及模块的面积。

Inputs of Physical design flow

Gate level netlist

• 这个 netlist 可以是 DC 综合出来的 netlist，也可以是 DCT 综合出来的 netlist。同时也支持读入. ddc 的文件

教你轻松调 DCT 和 ICC 之间 Timing 与 Congestion 的一致性

SDC File (Synopsys Design Constraints Format)

Constraint file generated by synthesis tool

Timing constraints like Clock Definition, Timing Exceptions (False Paths, Asynchronous paths)

Delay Constraints like Latency, Input Delay, Input Transition, output Load and Output Transition.

Power and Area constraints

Design Rule constrains like Max Fanout, Max cap, max Transition

Clock Uncertainty

Operating Conditions

clock jitter 是否对 hold time 有影响？（文末有福利）

Libraries

Logical/Timing Libraries(.db):

•Logical libraries are library file which provides timing and functionality information an each and every standard cells used in the design.

•It also provides timing information of hard macros such as IP, ROM, RAM etc.

•Logical libraries define and load the logical DRC such as max_fanout, max_transition ,max_capacitance.

Physical/Reference Libraries(milkyway library):

•Physical/Reference libraries contains physical information of standard, macro and pad cells, which is necessary for placement and routing.

•These libraries define placement file like height of placement rows, minimum width resolution, preferred routing direction, pitch of routing tracks etc.

• 其实可以理解成 FRAM View。对于如何制作 FRAM VIEW，需要大家非常熟练掌握。它的制作主要涉及三方面，分别是 Blockage，PINS, VIA (简称 BPV)。在 Hierarchical 的 design 中，都需要用到 FRAM VIEW。

Technology file:

A technology file is provide by the technology vendor or foundary. 对于同一个工艺，foundary 和 vendor（比如 ARM）可能都会提供各自的 technology file（这里特指用来 PR 的 tech 文件）。至于选择哪家的 technology file，当然是看哪家的绕线好绕了。

•Units & precision for electrical units(V, I and power),

•Define colors and patterns of layers for displays,

•Number & name designations for each metal/vias,

•Physical & electrical characteristics of each metal/via,

•Define design rules such as min. wire width & min. wire to wire spacing,

•Contains ERC rules, Extraction rules, LVS rules

LVS 就是这么简单！（数字后端物理验证篇）

小编知识星球简介：

在这里，目前已经规划并正着手做的事情：

ICC/ICC2 lab 的编写
基于 ARM CPU 的后端实现流程
利用 ICC 中 CCD（Concurrent Clock Data）实现高性能模块的设计实现（下周在知识星球上 release）
其他内容待定

在这里，各位可以提问（支持匿名提问，提问从此不再害羞），小编会在 24 小时内给予解答（也可以发表你对某个知识点的看法，项目中遇到的难点，困惑或者职业发展规划等）。

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