![](https://img-blog.csdnimg.cn/20201014180756757.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
EDA应用实践
早睡身体好~
xidian university
展开
-
在modelsim中对万年历进行代码覆盖率仿真
什么是代码覆盖率(code coverage)?代码覆盖率是验证激励是否完备,检验代码质量的一个重要手段。测试激励的代码覆盖率至少要达到95%以上,才能基本认为代码在逻辑上是通过质量控制的。如果代码覆盖率较低,则说明仿真没有执行到所有的代码或者测试文件有缺陷。ModelSim代码覆盖率功能Code coverage,能报告出statement(语句) 、branch(分支)、condit...原创 2019-04-27 19:26:08 · 4104 阅读 · 0 评论 -
利用Verilog HDL规划一款电子表芯片(万年历)
规划一款电子表芯片,能够显示年月日,星期,并且实现闰年的自动调整,钟振32768Hz。要求:增加测试设计,快速覆盖400年周期目的:掌握Verilog语言对组合逻辑的描述 学习testbench的设计方法 掌握仿真器(modelsim/Verilog/VCS)的仿真、调试、波形输出等常用技巧 掌握DC约束规划方法、综合器使用、结果查看、后仿真等 熟悉简单芯片从规划到实现方法...原创 2019-04-24 11:53:29 · 7181 阅读 · 6 评论 -
在CentOS中使用Design Compiler (DC) 图形界面/tcl脚本进行电路综合
综合是前端模块设计中的重要步骤之一,综合的过程是将行为描述的电路、RTL 级的电路转换到门级的过程;Design Compiler 是 Synopsys 公司用于做电路综合的核心工具,它可以方便地将 HDL 语言描述的电路转换到基于工艺库的门级网表。本章将初步介绍综合的原理以及使用 Design Compiler 做电路综合的全过程。通过前面完成了对万年历的功能仿真和代码覆盖率仿真,现在开...原创 2019-05-05 16:13:16 · 8272 阅读 · 2 评论 -
在DC中使用tcl脚本综合和Formality一致性检查
Design Compiler工艺库的更换通过上一节的基本操作,我们学会了如何使用design compiler综合一个电路,但是由于centos自带的库class中没有寄存器的相关映射,而导致综合失败,因此在eetop论坛上下载了新的库smic180,这个库需要的东西应有尽有完全可以满足此次实验内容要求:因为工艺角的不同,区分为FF SS TT,这次就使用tipical当做库文件,...原创 2019-06-02 14:57:00 · 6560 阅读 · 0 评论 -
使用VCS对电路进行后仿真
一、后仿介绍1.概述后仿是在前仿的基础上加入了延时信息的功能仿真,同时验证了设计的时序以及功能都正确,并且确保后仿功能和前仿一致。前仿与后仿所使用的仿真器是相同的,所加激励也是相同的,不同点主要有:仿真所需文件不完全相同;作用不同;波形不同。后仿可以分为综合后仿真和布局布线后仿真。综合后仿真是对DC综合后的网表进行仿真,连线延时来自于通过线负载模型的估计;布局布线后仿真是对布局布线后...原创 2019-06-02 15:36:12 · 19337 阅读 · 4 评论