使用VCS对电路进行后仿真

一、后仿介绍

1．概述

后仿是在前仿的基础上加入了延时信息的功能仿真，同时验证了设计的时序以及功能都正确，并且确保后仿功能和前仿一致。前仿与后仿所使用的仿真器是相同的，所加激励也是相同的，不同点主要有：仿真所需文件不完全相同；作用不同；波形不同。

后仿可以分为综合后仿真和布局布线后仿真。综合后仿真是对DC综合后的网表进行仿真，连线延时来自于通过线负载模型的估计；布局布线后仿真是对布局布线后的网表进行仿真，连线延时来自于版图的提取。

为什么有了静态时序分析（STA）还要进行后仿？

后仿也称为动态时序仿真，是对加入了延时信息的网表文件进行的仿真，目的是验证时序以及功能都正确。同步电路的分析采用静态时序分析实现，异步电路的分析则需要运行特殊仿真激励确认。静态时序分析的功能是根据设计规范的要求检查所有可能路径的时序，不需要通过仿真或者测试向量就可以有效的覆盖门级网表中的每一条路径，在同步电路设计中快速找出时序上的异常。动态时序分析主要是指门级的仿真，它主要应用在异步逻辑、多周期路径、错误路径的验证中。随着设计向65nm以下的工艺发展，只用静态分析工具将无法精确验证串扰等动态效应。通过动态时序分析与静态时序分析相结合可以验证时序逻辑的建立/保持时间，并利用动态技术来解决串扰效应、动态模拟时钟网络等问题。

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