VIVADO 创建一个RTL工程，即RTL Project

目录

一、Quick Start

create a project

Creating an RTL Project

Add Sources

 Add Files

Add Directories

Create File

File type

File name

File location

Remove

Move Up/Move Down

Scan and Add RTL Include Files into Project

Copy Sources into Project

Add Sources from Subdirectories

Target Language

Simulator Language

Add Constraints

Add Files

Create File

Remove

Move Up/Move Down

Copy Constraint Files into Project

Default Part

Parts

Boards

New Project Summary

参考文献

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一、Quick Start

create a project

“新建项目”向导将引导你完成以下步骤:定义项目名称和位置、向项目添加源文件和约束文件以及选择目标设备。有关命名文件和项目的信息，请参阅Vivado命名约定。

注意：Windows操作系统的路径长度限制为260个字符，这可能会影响Vivado工具。为避免此问题，在创建项目、定义IP或托管IP项目或创建块设计时，请使用尽可能短的名称和目录位置。

在VIVADO IDE界面，可以使用流程 File > Project > New新建工程，也可以使用快捷方式Create Project接入建立工程的界面。

查看如下概述，然后点击 Next.

在“项目名称”页面中，设置以下选项，然后单击“下一步”。  

        项目名称:指定项目的名称(例如，project_1)。  

        项目位置:指定新项目目录的位置。  

        创建项目子目录:将与项目同名的子目录添加到指定的项目位置。 

默认情况下，此Create Project Subdirectory复选框是启用的，并且项目文件(.xpr扩展名)在<project_location>/<project_name>处创建。为项目创建的所有文件夹和数据文件都存储在<project_name>子目录中。如果禁用此复选框，则在<project_location>处创建项目文件（.xpr扩展名)，并且为项目创建的所有文件夹和数据文件都存储在该项目位置中。

在“项目类型”页中，指定项目的类型，该类型确定与项目关联的源文件的类型。

Creating an RTL Project

RTL项目可以包含RTL, block design, IP and/or RTL sources.在RTL代码开发、分析以及合成和实现期间，可以稍后添加附加文件。

• Follow the steps in Creating a ProjectCreating an ProjectCreating a Project.
• In the Project Type page, select RTL Project, and click Next.

 注意：如果需要，此时可以选择“不指定源”。这将跳过添加设计源的步骤，并使您能够选择目标部件并创建项目。

Add Sources

在“Add Sources”页面设置以下选项，单击“下一步”。

 Add Files

 打开文件浏览器，以便选择要添加到项目中的文件。 RTL项目中可以添加的文件类型有:Verilog、VHDL、SystemVerilog、BD、XCI、EDIF、NGC、BMM、ELF等文件类型。

在“添加源文件”对话框中，每个文件或目录都用一个图标表示，表示其为文件或文件夹。红色的小方块表示它是只读的。

Add Directories

打开目录浏览器，从所选目录中添加源文件。指定目录中具有有效源文件扩展名的文件被添加到项目中。

Create File

打开“创建源文件”对话框，可以在其中创建新的VHDL、Verilog、Verilog头文件或SystemVerilog文件。在“创建源文件”对话框中设置如下选项:

File type

指定以下文件格式之一:Verilog文件(. v扩展名)，Verilog头文件(. vh扩展名),SystemVerilog文件(.sv扩展名)，VHDL文件(.vhdl扩展)，或内存文件(.mem扩展名)。

File name

指定新的HDL源文件的名称。

File location

指定要在其中创建文件的位置。

注意：文件的占位符被添加到源列表中。该文件在单击Finish时创建。

Remove

从要添加的文件列表中删除选定的源文件。

Move Up/Move Down

按列表顺序上下移动文件或目录。 文件的顺序影响下游过程(如合成和模拟)中细化和编译的顺序。

Scan and Add RTL Include Files into Project

扫描所有RTL源文件，并将任何引用的Verilog 'include文件添加到项目结构中。

Copy Sources into Project

复制添加的源文件并将文件包含到本地项目目录中，而不是引用原始文件。如果使用“添加目录”添加源文件的目录，则在将文件本地复制到项目中时，将维护目录结构。

Add Sources from Subdirectories

从使用“添加目录”指定的目录的子目录中添加源文件。

Target Language

将设计的目标语言指定为Verilog或VHDL。新的RTL文件默认为指定的目标语言。以指定的目标语言从设计中生成输出文件。

Simulator Language

指定为仿真生成输出产品的语言，以及第三方仿真脚本使用的文件类型。

Add Constraints

Add Files

调用文件浏览器，以便您可以选择要添加到项目中的设计约束文件Synopsys Design Constraint (SDC)或XDC文件。

Create File

为项目创建一个新的顶级XDC文件。

Remove

从约束列表中删除选定的文件。

Move Up/Move Down

按列出的顺序向上或向下移动约束文件。命令依赖于顺序;约束的最后读命令将覆盖先前命令的效果。

Copy Constraint Files into Project

将约束文件复制到本地项目目录中，而不是引用原始文件。

注意：在与项目关联的RTL或netlist源文件相同的目录中找到的任何SDC或XDC文件都会自动列为要添加到项目中的约束文件。您可以根据需要删除这些文件。

Default Part

在“默认部件”页面中，选择AMD部件或目标设计平台(TDP)板，单击“下一步”:

Parts

列出可用的设备。有关设备资源的信息显示在表视图中，例如I/O引脚数、查找表(lut)和触发器(ff)的数量以及可用的块RAM。您可以使用“产品类别”、“系列”、“子系列”、“封装”、“速度等级”和“温度等级”筛选列表。您还可以使用Search字段来查找特定的设备。

在Vivado Design Suite安装过程中，您可以选择安装哪些AMD设备，以减少Vivado工具所需的磁盘空间。如果您需要定位当前未安装在系统上的部件，则必须退出该工具并安装感兴趣的其他部件。

Boards

列出可用的开发板或TDP板，以及板上使用的AMD部件。有关设备资源的信息显示在与Parts类似的表视图中。您可以使用Vendor、Display Name和Board Rev过滤器来过滤列表。您还可以使用Search字段来查找特定的电路板部件。

注意：当您选择支持Vivado Design Suite平台板流的板时，您可以利用Vivado IP目录和Vivado IP集成商中的自动化功能。例如，您可以自动为IP创建I/O约束，使其支持所选单板上可用的接口。

New Project Summary

在New Project Summary页面中，查看所选的定义项目的选项，然后单击Finish。当您单击Finish时，将创建项目目录结构，将复制任何应该放在项目本地的文件，并写入项目文件。需要创建的任何设计源都必须按照以下步骤定义，然后写入磁盘。

参考文献

UG895手册的Creating an RTL Project部分。