VIVADO 工程建立中的Project Types介绍

五种Project Type界面如下:

使用AMD Vivado™设计套件,您可以创建以下类型的项目。每个项目类型包括不同的输入源类型。

创建项目后,不能将其更改为其他项目类型。唯一的例外是I/O规划项目,它可以用作RTL项目的基础。

RTL Projects

可以使用Vivado Design Suite来管理从RTL创建到比特流生成的整个设计流程。可以添加RTL源文件、来自AMD IP目录的IP、在Vivado IP集成器中创建的块设计、数字信号处理(DSP)源和用于分层模块的EDIF网络列表。IP可以包括由Vivado工具生成的XCI或XCIX文件,由CORE Generator™工具生成的传统XCO文件,以及预编译的EDIF或ngc格式的网络列表。

注意:ISE®IP仅支持7系列设备。AMD UltraScale™设备不再支持ISE格式IP (.ngc)。在开始UltraScale设备设计之前,用户应该将他们的IP迁移到原生的Vivado Design Suite格式。

在RTL项目中,可以详细阐述和分析RTL,以确保正确的语法和设计构造,启动和管理各种合成和实现运行,并分析设计和运行结果。还可以尝试使用不同的约束或实现策略来实现定时闭包。

Post-Synthesis Projects

可以使用Vivado合成、XST或任何受支持的第三方合成工具创建的合成网络列表来创建项目。例如,Vivado Design Suite可以导入EDIF、NGC或结构Verilog格式的网络列表、XCI文件(包括DCP在内的所有输出产品必须已经生成)以及Vivado设计检查点(DCP)文件。网络列表可以由包含所有内容的单个文件组成,也可以由分层的一组文件组成,这些文件由多个模块级网络列表组成。

UltraScale设备的Vivado设计套件不支持NGC格式文件。建议使用自带输出产品的Vivado Design Suite IP定制工具重新生成IP。也可以使用NGC2EDIF命令将NGC文件迁移为EDIF格式导入。然而,AMD建议使用原生Vivado IP,而不是xst生成的NGC格式文件。

您可以分析和模拟网表逻辑,启动和管理各种实现运行,并分析放置和路由设计。您还可以尝试不同的约束或实现策略。

始终使用XCI或XCIX文件引用Vivado IP。AMD不建议只读取IP DCP文件。虽然DCP确实包含约束,但它不提供IP可以交付并且可能需要的其他输出产品,例如ELF、COE和Tcl脚本。

ISE IP仅支持7系列设备。UltraScale设备不再支持ISE格式IP NGC (. NGC)。在开始UltraScale设计之前,用户应该将他们的IP迁移到原生Vivado格式。

当你导入带有嵌入式时序约束的NGC或EDIF文件时,这些约束不会被Vivado Design Suite使用。设计约束必须格式化为XDC命令。

I/O Planning Projects

通过创建空的I/O规划项目,可以在设计周期的早期执行时钟资源和I/O规划。您可以在Vivado IDE中定义I/O端口,或者使用逗号分隔值(CSV)或XDC输入文件导入它们。您还可以创建空的I/O规划项目,以探索不同设备体系结构上可用的逻辑资源。

在I/O分配之后,当RTL源或网络列表可用时,Vivado IDE可以创建CSV、XDC和RTL输出文件,以便稍后在设计流中使用。输出文件还可用于创建用于印刷电路板(PCB)设计过程的原理图符号。

某些类型的IP,如内存接口、GT接口、PCIe®接口和以太网接口,都有关联的I/O端口。这些IP需要在Manage IP项目或RTL项目中配置。

您可以使用I/O规划项目作为基于rtl的设计项目的基础。

Imported Projects

您可以将Synopsys Synplify中的RTL项目数据导入到Vivado工具中。将导入项目源文件和编译顺序,但不会导入实现结果和设置。

参考文献

来自官方文档:

AMD Technical Information Portal

### 创建蜂鸟 E203 工程项目 在 Vivado 中创建蜂鸟 E203 的工程项目涉及多个具体步骤,这些步骤确保了项目的顺利搭建和后续开发工作的正常进行。 #### 1. 启动 Vivado 并新建工程 启动 Vivado IDE 应用程序之后,选择 `Create New Project` 来开启新的工程向导。按照提示输入工程名称以及指定保存位置[^2]。 #### 2. 设置工程类型 当被询问关于要创建哪种类型的工程时,应选择 `RTL Project` 或者基于 IP 的设计方式取决于实际需求。对于大多数情况而言,建议采用默认选项即可继续前进。 #### 3. 添加源文件 接下来会进入页面让用户添加现有的 HDL 文件或者其他形式的设计资源。如果此时还没有具体的 RTL 源码可以跳过这一步骤,稍后再通过菜单栏中的命令来导入必要的文档。 #### 4. 设定目标器件 根据硬件平台的具体规格选定相应的 Xilinx FPGA 器件系列及其特定型号作为本工程的目标设备。这对于生成适配于该款芯片的功能描述至关重要。 #### 5. 配置附加组件 (可选) 如果有额外的需求比如集成第三方 IP Core,则可以在这一阶段完成相应操作。例如,在构建包含 DDR 控制器的应用场景下就需要引入 MIG IP 来实现内存接口功能[^5]。 #### 6. 初始化 Block Design 为了简化复杂系统的布局规划工作,推荐利用 Vivado 提供的图形化工具——Block Design 进行高层次架构的设计。这里可以通过拖拽预定义模块快速建立起基本框架结构。 ```bash # 打开Block Design窗口 vivado -mode tcl -source create_block_design.tcl ``` #### 7. 实施综合与实现流程 一旦完成了上述准备工作,就可以依次执行 Synthesis 和 Implementation 步骤来进行逻辑编译及时序优化处理过程。此过程中产生的中间产物将会成为最终比特流文件的基础素材[^1]。 #### 8. 编程下载至板卡 最后一步便是将生成好的 .bit 文件经由 JTAG 接口传输给物理上的 FPGA 开发板上运行起来检验效果。当然也可以进一步探索如何把固件固化到外部 Flash 存储介质内以便下次开机自动加载[^3]。
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