fpga如何约束走线_FPGA时序约束实战篇之多周期路径约束

原标题：FPGA时序约束实战篇之多周期路径约束

多周期路径约束

多周期路径，我们一般按照以下4个步骤来约束：

带有使能的数据

首先来看带有使能的数据，在本工程中的Tming Report中，也提示了同一个时钟域之间的几个路径建立时间不满足要求

其实这几个路径都是带有使能的路径，使能的周期为2倍的时钟周期，本来就应该在2个时钟周期内去判断时序收敛。因此，我们添加时序约束：

set_multicycle_path2 -setup-from[get_cells {cmd_parse_i0/send_resp_data_reg[*]} -include_replicated_objects] -to[get_cells {resp_gen_i0/to_bcd_i0/bcd_out_reg[*]}]

set_multicycle_path1 -hold-from[get_cells {cmd_parse_i0/send_resp_data_reg[*]} -include_replicated_objects] -to[get_cells {resp_gen_i0/to_bcd_i0/bcd_out_reg[*]}]

也可以写为：

set_multicycle_path-from[get_cells {cmd_parse_i0/send_resp_data_reg[*]} -include_replicated_objects] -to[get_cells {resp_gen_i0/to_bcd_i0/bcd_out_reg[*]}] 2

set_multicycle_path-hold-from[get_cells {cmd_parse_i0/send_resp_data_reg[*]} -include_replicated_objects] -to[get_cells {resp_gen_i0/to_bcd_i0/bcd_out_reg[*]}] 1

这两种写法是等价的。

我们也可以直接点击右键通过GUI的方式进行约束，效果都是一样的。

在工程的 uart_tx_ctl.v 和 uart_rx_ctl.v 文件中，也存在带有使能的数据，但这些路径在未加多路径约束时并未报出时序错误或者警告。

因此，时序约束如下：

# 串口接收端

set_multicycle_path - from[get_cells uart_rx_i0 /uart_rx_ctl_i0/* -filter IS_SEQUENTIAL] -to [get_cells uart_rx_i0 /uart_rx_ctl_i0/* -filter IS_SEQ