vivado生成mig_Xilinx-在Zynq上用MIG扩展内存(2)-Vivado篇

硬件平台：ZC706开发板

软件工具：Vivado 2013.2

Step 1: 创建工程

启动Vivado 2013.2,创建一个新的工程zc706_mig。选中Create project subdirectory。

选择RTL Project

一路Next，在Default Part页面选择ZC706开发板。

Step 2: 配置Zynq

在左面的Flow Navigator窗口，单击Create Block Design，Design Name填写zynq。

在Diagram Tab页里面添加IP ‘ZYNQ7 Processing System’。

双击processing_system7_1，打开配置界面。取消所有外设，仅仅保留UART。UART1使用MIO 48..49。关闭FCLK_CLK0的输出。

Step 3: 配置MIG

在Diagram Tab页里面添加IP ‘MIG 7 Series’。双击mig_7series_1，打开配置界面。

在Memory Selection页，选择DDR3

在Controller Options也，配置Clock Period为1250ps，配置Memory Type=SODIMMS; Memory Part=MT8JTF12864HZ-1G6。

在AXI Parameter页，配置Data Width=32， ID width=12。

在Memory Options页，配置Input Clock Period=5000ps(200MHz).

在FPGA Options页，配置System Clock=Dif