【UVM源码学习】uvm_coreservice

最新推荐文章于 2023-08-25 10:24:49 发布
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分类专栏： UVM 源码
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  uvm_coreservice.svh提供了一系列uvm_factory、uvm_report_server、uvm_root、uvm_component等UVM核心功能共同需要的方法。该文件中主要实现了两个类，一是uvm_coreservice_t，一是uvm_default_coreservice。


  uvm_coeservice_t，基类，提供以下表格中的纯虚函数，用户使用时需自定义。uvm_default_coreservice，派生自uvm_coreservice_t，uvm_coreservice中纯虚函数的默认实现。

序号方法描述
1get_factory返回当前所有使能的uvm factory
2set_factory设置当前的uvm factory
3get_report_server返回当前的全局report_server
4set_report_server设置当前的report_server
5get_default_tr_database返回当前默认database
6set_default_tr_database设置当前默认database
7set_component_visitor设置component_visitor,这些visitor在end_of_elaboration_phase中会用到
8get_component_visitor返回当前的component visitor
9get_root返回uvm_root例化
10inst coreservice type，用户定义
11get返回inst，为空则new一个



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专栏目录
UVM仿真的启动（二）—— uvm_phase::m_run_phase()
Future Chaser的博客
08-29 57
否则，如果添加的phase 是UVM_PHASE_SCHEDULE或UVM_PHASE_DOMAIN，即添加一个已经创建的phase schedule node，则begin_node设置为当前要添加的phase，end_node设置为添加phase的m_end_node，要添加的phase的parent设置为当前调用的phase（如果是在uvm_domain中添加uvm_schedule，则设置为uvm_domain；在uvm_root创建的时候，就已经创建了m_common_domain实例。
[UVM]1.factory工厂机制 & creat & uvm_coreservice_t
freddiemore的博客
09-03 352
任何组件new函数（构建函数）只能有两个参数；parent 当前实例的上一层就是它的parent。type_id创建示例。factory是独有的。type_id 就是注册到工厂的类型（模具），第一个冒号找到模具，第二个冒号找到函数create会在后台调用它的new。仿真一开始 （run 0）
UVM：2.5 建造测试用例-> 2.5.1 加入base_test
06-09 1791
1.前面使用过uvm_driver，uvm_env 当做树根。但在实际应用的UVM验证平台中，env 并不是树根。树根是一个基于uvm_test派生的class。base_test为例： `ifndef BASE_TEST__SV `define BASE_TEST__SV class base_test extends uvm_test; my_env env;
《UVM实战》学习笔记——第三章UVM基础
qq_42135020的博客
11-23 4267
uvm基础，常见的派生类，config db机制，打印信息等
直接使用：factory.set_type_override_by_type()报错分析
qq_41899186的博客
08-25 427
如果要使用uvm_factory中的方法，则应先获取uvm_factory的句柄。然后在调用相应的方法。uvm_coreservice_t类并没有例化在uvm环境中，而是独立于uvm环境之外。中使用factory.set_type_override_by_type()调用工厂类中的覆盖函数，实现对验证平台中的某个类重载。uvm_coreservice_t只会被UVM系统在仿真开始时例化一次，用于无需，也不应该自行额外的例化该类。2：使用uvm_coreservice_t中的get_factory()方法。
Reporting Classes中uvm_report_server的get_severity_count和get_server用法
Alfred的博客
06-26 1543
Uvm_report_server是一个全局服务器，它处理由uvm_report_handler生成的所有报告。
[UVM]UVM_ERROR數量統計 --- 在env中override report_phase
元直的博客
04-14 1919
UVM_ERROR數量統計 一、如何在仿真結束后，報告ERROR的數量呢？ 1.1、可以在env中Override report_phase來實現 function void my_env::report_phase(uvm_phase phase); bit ...
【UVM】UVM源码解析-uvm_component源代码分析
qq_41654814的博客
07-23 902
uvm_component源代码解析
(3)UVM 工厂机制
数字IC小白的日常修炼
11-07 1252
工厂机制 文章目录工厂机制一、工厂的意义二、工厂机制三、构建函数new四、uvm_coreservice_t类 工厂(factor)机制是UVM的真正魅力所在。工厂机制也是软件的一种典型设计模式(design pattern)。 一、工厂的意义 UVM工厂的存在就是为了更方便地替换验证环境中的实例或已注册的类型，同时工厂的注册机制也带了配置的灵活性。 这里的实例或者类型替代，在UVM中称作覆盖(override)，而被用来替换的对象或者类型，应该满足注册(registration)和多态(polymorph
UVM(1)类库地图、工厂机制、覆盖方法
2301_76431006的博客
06-22 572
类库地图、工厂机制、覆盖方法
请逐行注释下面的代码：class riscv_instr_base_test extends uvm_test; riscv_instr_gen_config cfg; string test_opts; string asm_file_name = "riscv_asm_test"; riscv_asm_program_gen asm_gen; string instr_seq; int start_idx; uvm_coreservice_t coreservice; uvm_factory factory; uvm_component_utils(riscv_instr_base_test) function new(string name="", uvm_component parent=null); super.new(name, parent); void'($value$plusargs("asm_file_name=%0s", asm_file_name)); void'($value$plusargs("start_idx=%0d", start_idx)); endfunction virtual function void build_phase(uvm_phase phase); super.build_phase(phase); coreservice = uvm_coreservice_t::get(); factory = coreservice.get_factory(); uvm_info(gfn, "Create configuration instance", UVM_LOW) cfg = riscv_instr_gen_config::type_id::create("cfg"); uvm_info(gfn, "Create configuration instance...done", UVM_LOW) uvm_config_db#(riscv_instr_gen_config)::set(null, "*", "instr_cfg", cfg); if(cfg.asm_test_suffix != "") asm_file_name = {asm_file_name, ".", cfg.asm_test_suffix}; // Override the default riscv instruction sequence if($value$plusargs("instr_seq=%0s", instr_seq)) begin factory.set_type_override_by_name("riscv_instr_sequence", instr_seq); end if (riscv_instr_pkg::support_debug_mode) begin factory.set_inst_override_by_name("riscv_asm_program_gen", "riscv_debug_rom_gen", {gfn, ".asm_gen.debug_rom"}); end endfunction function void report_phase(uvm_phase phase); uvm_report_server rs; int error_count; rs = uvm_report_server::get_server(); error_count = rs.get_severity_count(UVM_WARNING) + rs.get_severity_count(UVM_ERROR) + rs.get_severity_count(UVM_FATAL); if (error_count == 0) begin uvm_info("", "TEST PASSED", UVM_NONE); end else begin uvm_info("", "TEST FAILED", UVM_NONE); end uvm_info("", "TEST GENERATION DONE", UVM_NONE); super.report_phase(phase); endfunction virtual function void apply_directed_instr(); endfunction task run_phase(uvm_phase phase); int fd; for(int i = 0; i < cfg.num_of_tests; i++) begin string test_name; randomize_cfg(); riscv_instr::create_instr_list(cfg); riscv_csr_instr::create_csr_filter(cfg); asm_gen = riscv_asm_program_gen::type_id::create("asm_gen", , gfn); asm_gen.cfg = cfg; asm_gen.get_directed_instr_stream(); test_name = $sformatf("%0s_%0d.S", asm_file_name, i+start_idx); apply_directed_instr(); uvm_info(gfn, "All directed instruction is applied", UVM_LOW) asm_gen.gen_program(); asm_gen.gen_test_file(test_name); end endtask virtual function void randomize_cfg(); DV_CHECK_RANDOMIZE_FATAL(cfg); uvm_info(`gfn, $sformatf("riscv_instr_gen_config is randomized:\n%0s", cfg.sprint()), UVM_LOW) endfunction endclass
05-24
获取 uvm_coreservice_t 和 uvm_factory 实例。 ``` uvm_info(gfn, "Create configuration instance", UVM_LOW) cfg = riscv_instr_gen_config::type_id::create("cfg"); ``` 创建 riscv_instr_gen_config 的实例 ...
report源码分析——report_handle和report_server和report_catcher
ahr7882的博客
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report_handle主要实现对message的action，severity，file的设置，然后将message传递给server： 主要的function有两个：initial和process_report_message： 　　　　　　 　　　　　　 uvm_report_server是一个virtual class，其中定义了很多virtual function的原...
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qq_38113006的博客
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UVM学习之路（4）— 基本的UVM验证平台 一、前言 一个基本的UVM验证平台包括如下所示内容： 其组织结构如下所示 本次使用的源码修改来自张强的《UVM实战》第二章节的源码 二、uvm_test uvm_test是整个UVM的树根，本次搭建的平台中有3个不同实现的uvm_test 1、 使用default_sequence case0.sv代码如下 class case0_sequence extends uvm_sequence #(transaction_dut); transactio
UVM工厂机制
qq_39794062的博客
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一、工厂机制的意义 工厂机制也是软件的一种典型设计模式，UVM工厂的存在就是为了更方便地替换验证环境中的实例或者注册了的类型，同时工厂的注册机制也带来了配置的灵活性。 这里的实例或者类型替代，在UVM中称作覆盖(override)，而被用来替换的对象或者类型，应满足注册和多态的要求。 UVM的验证环境构成可以分为两个部分。一部分构成了环境的层次，这部分代码是通过uvm_component类完成，另一部分构成了环境的属性(例如配置)和数据传输，这一部分通过uvm_object类完成。uvm_componen
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TroubleMaker
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weixin_48510351的博客
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UVM入门
工厂机制（factory）—UVM
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06-16 2501
文章目录简介ucm_component和uvm_object的例化uvm_coreservice_t类注册后的对象创建（component或者object）component/object与工厂有关的方法工厂创建component/object的方法覆盖方法确保正确覆盖的代码要求 简介 工厂的存在，就是为了更方便地替换验证环境中的实例或者注册了的类型，同时工厂的注册机制也带来了配置的灵活性； 实例或者类型的替代，在UVM中称作覆盖（override），而**被用来替换的对象或者类型，应该满足注册（regi
uvm中的uvm_active_passive_enum
最新发布
09-10
uvm_active_passive_enum 是 UVM (Universal Verification Methodology) 中定义的一个枚举类型，用于区分 UVM 组件（如 agent）的工作模式是主动（active）还是被动（passive）。在 UVM 中，agent 组件可以是主动的，也可以是被动的，这取决于其子组件的行为。 - 主动模式（active）: 在主动模式下，agent 会生成事务（transactions），并将其发送到被测设备（DUT）。主动 agent 通常包含 sequencer，它负责从 sequencer 获取序列并发送事务到驱动（driver）。 - 被动模式（passive）: 被动模式下，agent 不生成事务，而是响应来自其他主动 agent 的事务。被动 agent 不包含 sequencer，而是可能包含监视器（monitor）和检查器（checker），用于观察通信并进行验证。 uvm_active_passive_enum 通常用于 agent 的构造函数中，以便在创建 agent 实例时指定其模式。例如： ```verilog class my_agent extends uvm_agent; `uvm_component_utils(my_agent) uvm_active_passive_enum m_mode; // 枚举类型的成员变量 function new(string name, uvm_component parent); super.new(name, parent); endfunction virtual function void build_phase(uvm_phase phase); // 根据 m_mode 的值决定构建主动或被动 agent case(m_mode) UVM_ACTIVE: begin // 构建主动 agent 相关组件 end UVM_PASSIVE: begin // 构建被动 agent 相关组件 end default: `uvm_fatal("MODE", "Invalid agent mode") endcase endfunction endclass ``` 在 UVM 的配置中，可以通过 uvm_config_db#() 来设置 agent 的模式。
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