GT收发器时钟架构相关的架构图

参考资料 https://blog.csdn.net/weixin_50810761/article/details/138273103

图1 GT收发器内部架构
上图为GT收发器内部架构。

图2 GT收发器发送端内部架构

发送分为四个时钟域，加上GT外部FPGA logic的时钟域，一共是五个时钟域。TXUSERCLK2与FPGA logic同一个时钟域，见图4。TX serial clk 与XCLK是QPLL或者CPLL产生的，用于串并转换。其余三个是TXOUTCLK经过MMCM产生的，TXOUTCLK的时钟源有三个，见图4.

用户数据处于TXUSRCLK2时钟域，而8B10B编码模块输出数据处于TXUSRCLK时钟域。而XCLK的时钟频率与TXUSRCLK基本一致的，如果8B10B编码后的数据位宽与PCS传输并行数据位宽一致，则TXUSRCLK与TXUSRCLK2频率保持一致。个人觉得XCLK的时钟频率与TXUSRCLK基本一致可作为时钟频率关系推到的基础。TX serial clk 与XCLK通过串并转换的bit位来确定频率关系，XCLK的时钟频率与TXUSRCLK基本一致，TXUSRCLK与TXUSRCLK2通过数据传输位宽与带宽一致确定频率关系。

图3 GT收发器接收端内部架构

接收分为四个时钟域，加上GT外部FPGA logic的时钟域，一共是五个时钟域。接收和发送内部功能块的时钟域不太一样，比如8b10b在发送和接收逻辑中划分的时钟域不同。

图3 GT收发器内部时钟架构

差分时钟输入一般是FPGA的晶振，一般为100M、200M、156.25M。通过QPLL与CPLL变换的时钟TX,RX，给到GT收发器内部的PMA与PCS串并转换模块用，PMA处的是SIPO的串行时钟，PCS处的是SIPO的并行时钟。TXOUTCLK与RXOUTCLK通过MMCM生成FPGA logic、TXUSERCLK2、RXUSERCLK2、TXUSERCLK、RXUSERCLK时钟。这些时钟是要跨时钟域的。

图4 GT收发器时钟架构中TX与RX时钟的使用

4处的QPLL时钟与参考时钟，是上个图的2与3.

图4 GT收发器内部时钟TXOUTCLK的使用

注意三个时钟是同源的，均来自TXOUTCLK，注意三个时钟的作用域。