Verilog循环语句

在Verilog语言中存在着4中循环语句，但是它们的用法是不同的：

（1）forever语句
此语句类型是连续执行的语句，常用于产生周期性的波形，作为仿真测试信号，不会单独的写在程序中，而是需要写在仿真程序中initial下的；

（2）repeat语句
此语句类型是能够执行一条语句多次，通常执行的条件是常量表达式；
（3）while语句

此类型的语句是执行一条语句直到某个条件不能满足才跳出，只要不满足就会跳出的语句；

 上述为while循环语句对rega这个八位二进制数中，值为1的位进行计数。

（4）for语句

这类语句是最常见的循环语句，此类型的语句较好理解，即当执行的条件不满足时，开始跳出当前判断条件，执行下一个循环条件。for语句实际上相当于采用while循环语句建立下的循环结构。

 

 

 这是利用for语句对八位二进制数的计数。