ZYNQ-AXI_GP接口和AXI_HP接口的异同

最新推荐文章于 2025-03-26 15:26:33 发布
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分类专栏： # ZYNQ 裸机开发 文章标签： zynq 嵌入式
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本文链接：https://blog.csdn.net/weixin_41445387/article/details/116269817
版权
本文详细介绍了ZYNQ System-on-Chip (SoC) 中的AXI_GP（通用目的）和AXI_HP（高性能）接口。AXI_GP接口通常用于控制配置，有四个接口，不带FIFO缓冲；而AXI_HP接口专用于高带宽数据传输，具有四个带FIFO缓冲的接口，直接连接到DDR和OCM存储器，提供高吞吐量的数据路径。AXI_HP接口支持动态位宽配置、自动对齐传输、写命令释放阈值编程等功能，适用于高性能应用。

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学习内容

学习关于ZYNQ IP核中的GP接口和HP接口的异同，介绍关于AXI_GP接口和AXI_HP接口的相关内容。

AXI_HP和AXI_GP异同

首先给出ZYNQ SoC的系统框图，如下图所示。在图中，箭头方向代表主机到从机的方向。
在这里插入图片描述
对于GP接口（general purpose）通用目的接口，有四个接口（两个从端口，两个主端口）；HP接口（high-performance purpose）高性能接口，有四个接口（四个都是从端口）。GP接口直接连接到的是中央互联区（central interconnect），然后由中央互联区再连接到OCM interconnect和存储器接口上；而HP接口直接连接到的是OCM interconnect和存储器接口。所以对于GP接口，通常使用他进行控制配置；而对于HP接口，通常使用它进行数据传输交互。
下图是HP和GP对应主从机具体信息：
在这里插入图片描述

AXI_HP接口

4个AXI HP接口为PL的主机提供了DDR和OCM存储器的高带宽的数据路径。 每个HP接口包括两个的FIFO缓存，用于读写传输。PL到内存互连高速AXI HP端口路由连接到两个DDR内存端口和一个OCM存储器端口。AXI HP接口也被称为AFI (AXI FIFO接口)，以强调它们的缓冲功能。 PL电平移位器必须通过LVL SHFTR EN启用后，才能进行PL逻辑通信。
在这里插入图片描述

特点

这些接口被设计为在PL主存储器和PS存储器(包括DDR和片上RAM)之间提供一个高吞吐量的数据路径。主要功能包括:

  • 可以实现32或64位数据位宽的主接口(每个端口独立编程)。
  • 在32位接口模式下，可以进行动态配置位为64位，以实现对齐传输，通过AxCACHE [1]可以进行控制。
  • 在32位接口模式下，为未对齐的32位传输自动扩展到64位。
  • 可编程的写命令释放阈值。
  • PL和PS之间的所有AXI接口的异步时钟域交叉。
  • 使用1kb (128 × 64位)数据缓存FIFO来平滑“长延迟”传输，用于读写。
  • 从PL端口提供QoS信令。
  • 命令和数据FIFO填充级计数可用于PL端。
  • 支持标准AXI 3.0接口。
  • 可编程命令下发到互连，分别用于读和写命令。
  • 14到70个指令范围的高性能从接口读接受能力。(取决于突发长度)
  • 8到32个指令范围的高性能从接口写接受能力。(取决于突发长度)

AXI_HP接口的框图

为了提高读写的性能，在读写数据通道添加了FIFO用于读写数据的传输。
在这里插入图片描述
有两组AXI端口，一组直接连接到PL，另一组连接到AXI互连矩阵，允许访问DDR和OCM内存：
在这里插入图片描述

AXI_GP接口

AXI_GP接口直接连接到主互连和从互连的端口，没有任何额外的FIFO缓冲，不像AXI_HP接口使用FIFO缓冲以提高性能和吞吐量。因此，性能受到主互连端口和从互连端口的限制。这些接口仅用于通用用途，并不是为了实现高性能。

特点

AXI GP的特性包括:

  • 支持标准AXI协议
  • 数据总线宽度只有32位
  • 主端口ID位宽为12位
  • 主端口发送能力:8位读，8位写
  • 从端口ID位宽为6位
  • 从端口接受能力:8位读，8位写

Reference

  1. Xilinx UG585
  2. 正点原子ZYNQ开发视频教程
Zynq AXI_HP 接口详解
uote_e的博客
06-22 2534
AXI_HP 接口还可以通过 DMA 实现内存到内存、内存到设备、设备到内存之间的数据传输。其中，AXI_HP 接口是 Zynq 平台中非常重要的一部分，它是 High Performance AXI Master 和 Slave 的缩写，具有高速数据传输和 DMA（Direct Memory Access）功能，可以实现高效的数据交换。总之，AXI_HP 接口是 Zynq 平台上非常重要的一部分，它为高速数据传输提供了强大的支持，并通过 DMA 实现了快速的内存到设备和设备到内存数据传输。
FPGA----ZCU106基于axi-hp通道的pl与ps数据交互（全网唯一最详）
qq_37912811的博客
11-29 3951
大家好，今天给大家带来的内容是，基于AXI4协议的采用AXI-HP通道完成PL侧数据发送至PS侧（PS侧数据发送至PL侧并没有实现，但是保留了PL读取PS测数据的接口）本实验完成了，PL侧自定义数据传输到PS侧，并在PS侧写加软件，完成了PL侧传入数据的求和功能，发挥了整个SoC的功能，为后续PL侧加速计算，PS侧数据分析奠定了基础。
HP/ACP/GP接口说明（PS端同PL端通信）
动感超人_Crush
05-22 1250
指的是Advanced eXtensible Interface（先进可扩展接口）系列总线协议，它是ARM AMBA（Advanced Microcontroller Bus Architecture）架构的一部分，设计用于高性能、高数据吞吐量的系统设计。AXI协议定义了一套标准，使得系统中的不同组件（如处理器、内存控制器、外设等）可以通过统一的接口规范进行通信。AXI总线协议家族包括但不限于AXI4、AXI4-Lite和AXI4-Stream等，分别针对不同应用场景。
FPGA----ZYNQ7020系列的PS侧与PL侧通过AXI-HP交互（全网唯一最详）
最新发布
qq_37912811的博客
03-26 1151
其次是序号8，我买的DDR是2666MHz的，但是Vivado没有这个频率，不过没关系，仍然可以正常运行，需要注意的是，选择序号8的时候，将鼠标移动到下拉菜单，可以出现如下图所示的黄色方框，依据序号1、2、3选择即可。4） PS-PL Configuration 界面，这个界面主要是进行 PS与PL之间接口的配置，主要是 AXI 接口，这些接口可以扩展 PL 端的 AX 接口外设，所以 PL如果要和 PS 进行数据交互，都要按照 AXI总线协议进行，xilinx 为我们提供了大量的 AXI接口的IP 核。
ZYNQ中的接口
我的blog屋
11-17 1921
转自：https://blog.csdn.net/yundanfengqing_nuc/article/details/106055702 在ZYNQ芯片内部用硬件实现了AXI总线协议，包括9个物理接口，分别为AXI-GP0-AXI-GP3，AXI-HP0~AXI-HP3，AXI-ACP接口。 AXI-ACP接口，是ARM多核架构下定义的一种接口，中文翻译为加速器一致性端口，用来管理DMA之类的不带缓存的AXI外设，PS端是Slave接口。 AXI-HP接口，是高性能/带宽的AXI3.0标准的接口，总共有四
AXI_HP
weixin_43749767的博客
06-07 1869
ZYNQ AXI协议学习（AXI_HP） 在ZYNQ AXI文章中介绍了 HP接口用于访问DDR和OCM vivado版本用的2019,创建一个带HP接口的IP核（先分析官方的Demo,后续给出自己工程代码） IP配置 在这个IP里面，接口就比AXI_Lite多很多了，首先还是附上整理的接口 分析端口信号 status INIT_AXI_TXN 这个代码的开始信号 TXN_DONE 数据对比无误（整个Demo是读写数据进行对比） ERROR 出错信号 Write
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07-15
在本文中，我们将深入探讨如何使用Xilinx的Vivado IPI（集成平台流程）来构建Zynq-7000系列FPGA中的PS（处理系统）到PL（可编程逻辑）通信，并通过AXI-HP接口和AXI-DMA IP实现高效的DDR存储器访问。我们将覆盖以下...
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07-14
4. **互连结构**：手册会介绍如何通过AXI总线接口在PS和PL之间高效传输数据，包括AXI4、AXI4-Lite和AXI4-Stream协议。 5. **设计流程**：包括硬件描述语言（HDL）编程、使用Xilinx Vivado工具进行综合、实现、约束...
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09-29
在现代的FPGA（Field-Programmable Gate Array）设计中，AXI（Advanced eXtensible Interface）总线接口已经成为主流，它为高性能、高带宽的数据传输提供了统一的标准。本资料详细介绍了pg059中的AXI-Interconnect在...
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10-01
3. IP核集成：使用Xilinx的Vivado工具创建和导入预定义IP核，如AXI总线接口。 4. 布局布线：了解Vivado如何将Verilog代码转化为FPGA内部的逻辑门阵列。 5. 软硬件协同设计：学习如何在Cortex-A9上运行程序，同时利用...
ZED Board AXI-HP通信例子
08-08
用Vivado IPI搭建的Zynq-7000 PS到PL通信过程，使用了AXI-HP接口，利用AXI-DMA IP实现直接读写DDR的过程，软件可以配置传输尺寸，并实现Cache一致性协议。
AXI_HP读写代码.zip
04-26
简化版的PL端通过AXI_HP总线读写PS端内存的代码
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07-15
linux3.0 device tree,包括zynq-7000,arm9,coretx-a9芯片级的所有外设驱动树，i2c,spi，dma,中断，gpio
【ZYNQ入门】第五篇、AXI HP口读写数据原理
大屁桃的博客
01-05 5560
AXI HP口读写数据原理
ZYNQ芯片PS侧HP和GP接口的区别
whik1194的博客
11-27 896
总之，GP接口和HP接口在ZYNQ芯片中各司其职，用户可根据实际连接的外设特点以及对数据传输性能的需求等因素，合理选择使用哪种接口来搭建系统。
AMBA_AXI_HP
Leo_9824的博客
04-26 461
1、AMBA \quadAMBA（Advanced Microcontroller Bus Architecture）是由ARM公司研发的片上总线协议。AMBA总线包含： 1）AHB（Advanced High-performance Bus） \quad应用于高性能、高时钟频率的系统模块，它构成了系统骨干总线。主要特性是突发传输、分割传输、流水线、一个周期内完成总线主设备对总线控制权的交接、单时钟沿操作、更宽的数据总线宽度。 2）ASB（Advanced System Bus） \quad是第一代AMBA
ultrascale学习笔记之GP&HP固定使用模式
风释雪
07-30 877
若该文为原创文章，未经允许不得转载 风释雪 QQ:627833006 E-mail:hn.cy@foxmail.com CSDN博客地址:https://blog.csdn.net/weixin_46718879 目录1.版本说明2.概述3.GP固定参数4.HP固定参数5.非固定参数5.1.AXI-READ5.2.AXI-WRITE6.后序 1.版本说明 2.概述 本文主要描述GP/HP口固定使用模式下的参数配置，避免一堆无效参数对RTL层代码造成干扰； 本质上来说：因为PL的RTL同PL或者PL-DD.
Zynq AXI_GP接口详解
CodeVorter的博客
08-10 773
在FPGA设计中，AXI总线协议是非常流行的，在Xilinx的Zynq芯片中，也提供了AXI接口的支持。其中，AXI_GP接口是Zynq芯片中AXI接口的一种，本文将详细介绍Zynq AXI_GP接口的定义、功能和使用方法。axi_awvalid：写有效信号，指示写通道是否有有效的传输数据。axi_awready：写准备好信号，指示写通道是否准备好接收数据。axi_wready：写准备好信号，指示写通道是否准备好写入数据。axi_bready：写响应准备好信号，指示写响应是否准备好。
ACP接口的Verilog代码
05-26
ACP（Accelerated Coherency Port）是一个高速、低延迟的接口，用于连接处理器、DMA和其他外设。以下是一个简单的ACP接口的Verilog代码示例： ``` module acp_interface( input clk, input reset, // ACP Master signals output [31:0] acp_mstr_addr, output [31:0] acp_mstr_wdata, input [31:0] acp_mstr_rdata, output acp_mstr_wr, output acp_mstr_rd, output acp_mstr_burst, output acp_mstr_size, output acp_mstr_lock, output acp_mstr_cache, output acp_mstr_prot, output acp_mstr_qos, output acp_mstr_id, // ACP Slave signals input [31:0] acp_slv_addr, input [31:0] acp_slv_wdata, output [31:0] acp_slv_rdata, input acp_slv_wr, input acp_slv_rd, input acp_slv_burst, input acp_slv_size, input acp_slv_lock, input acp_slv_cache, input acp_slv_prot, input acp_slv_qos, input acp_slv_id ); // ACP Master FSM reg [2:0] acp_mstr_state; reg [3:0] acp_mstr_cnt; // ACP Slave FSM reg [2:0] acp_slv_state; reg [3:0] acp_slv_cnt; // ACP Slave memory reg [31:0] acp_slv_mem [0:1023]; // 4KB memory // ACP Master states parameter ACP_MSTR_IDLE = 3'd0; parameter ACP_MSTR_ADDR = 3'd1; parameter ACP_MSTR_WRDATA = 3'd2; parameter ACP_MSTR_RDDATA = 3'd3; // ACP Slave states parameter ACP_SLV_IDLE = 3'd0; parameter ACP_SLV_ADDR = 3'd1; parameter ACP_SLV_WRDATA = 3'd2; parameter ACP_SLV_RDDATA = 3'd3; always @(posedge clk) begin if (reset) begin acp_mstr_state <= ACP_MSTR_IDLE; acp_mstr_cnt <= 0; acp_slv_state <= ACP_SLV_IDLE; acp_slv_cnt <= 0; end else begin // ACP Master FSM case (acp_mstr_state) ACP_MSTR_IDLE: begin if (acp_mstr_wr || acp_mstr_rd) begin acp_mstr_state <= ACP_MSTR_ADDR; acp_mstr_cnt <= 0; end end ACP_MSTR_ADDR: begin if (acp_mstr_cnt == 1) begin acp_mstr_state <= ACP_MSTR_WRDATA; acp_mstr_cnt <= 0; end else begin acp_mstr_cnt <= acp_mstr_cnt + 1; end end ACP_MSTR_WRDATA: begin if (acp_mstr_cnt == 1) begin acp_mstr_state <= ACP_MSTR_IDLE; acp_mstr_cnt <= 0; end else begin acp_mstr_cnt <= acp_mstr_cnt + 1; end end ACP_MSTR_RDDATA: begin if (acp_mstr_cnt == 1) begin acp_mstr_state <= ACP_MSTR_IDLE; acp_mstr_cnt <= 0; end else begin acp_mstr_cnt <= acp_mstr_cnt + 1; end end endcase // ACP Slave FSM case (acp_slv_state) ACP_SLV_IDLE: begin if (acp_slv_wr || acp_slv_rd) begin acp_slv_state <= ACP_SLV_ADDR; acp_slv_cnt <= 0; end end ACP_SLV_ADDR: begin if (acp_slv_cnt == 1) begin acp_slv_state <= ACP_SLV_WRDATA; acp_slv_cnt <= 0; end else begin acp_slv_cnt <= acp_slv_cnt + 1; end end ACP_SLV_WRDATA: begin if (acp_slv_cnt == 1) begin acp_slv_state <= ACP_SLV_IDLE; acp_slv_cnt <= 0; if (acp_slv_wr) begin acp_slv_mem[acp_slv_addr >> 2] <= acp_slv_wdata; end end else begin acp_slv_cnt <= acp_slv_cnt + 1; end end ACP_SLV_RDDATA: begin if (acp_slv_cnt == 1) begin acp_slv_state <= ACP_SLV_IDLE; acp_slv_cnt <= 0; if (acp_slv_rd) begin acp_slv_rdata <= acp_slv_mem[acp_slv_addr >> 2]; end end else begin acp_slv_cnt <= acp_slv_cnt + 1; end end endcase end end // ACP Master signals assign acp_mstr_burst = 2'b01; // Incrementing burst assign acp_mstr_size = 2'b10; // 4-byte transfer assign acp_mstr_lock = 1'b0; // No locking assign acp_mstr_cache = 4'b0000; // Non-cacheable assign acp_mstr_prot = 3'b000; // Normal memory assign acp_mstr_qos = 4'b0000; // Default QoS assign acp_mstr_id = 8'h00; // Default ID endmodule ``` 该代码示例包括ACP主机和从机的状态机代码，并包含用于读取和写入从机内存的逻辑。在实际系统中，ACP接口的信号数量和功能可能会有所不同，具体取决于系统设计的需求。
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