axi ps读写pl_AXI性能监控：图像处理SoC开发

背景

图像处理在机器视觉、自动驾驶、深度学习的广泛应用使得其对运算速度以及运算精度的要求越来越高，寻常CPU+GPU的模式由于其不便携以及冗杂性使得在计算机上进行图像处理迎来了瓶颈。

随着类似赛灵思zynq这一类兼具ps和pl的新型FPGA(准确应该叫SoC)的兴起，其高带宽、高精度、低延迟，以及相比传统集成芯片的可重塑性，使得图像处理在SoC开发应用中越来越流行。

为了方便外设控制，就需要在图像处理SoC上添加USB控制器IP：

– 许多用于图像处理的AXI4总线主控

– 2个DDR控制器(AXI4从站)

– AXI互连(AXI4)

– USB IP(AXI4主站)

AXI4具有轻量级，结构简单的特点，适合小批量数据、简单控制场合。支持批量传输，可以连续对一片地址进行一次性读写。是zynq中连接ps和pl以及pl内部互联的一种高性能、高带宽、低延迟的片内总线。 困难&挑战 • 新SoC的DDR上，为确保更高的带宽需要更高的成本；

• 有2个DDR控制器的现有总线互连系统中，需要确认USB是否有足够的空间。

       - USB IP 的 AXI事务应在微帧内(125微秒)。

       - 图像处理IP 的 AXI事务应采用VSYNC(帧同步)(60 FPS)。

• 需要寻找一种易于使用的可以在事务级别监控AXI的工具，因其很难在信号级别进行调试。

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框图

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借助varon进行AXI性能分析

• 检查DDR控制器上的吞吐量：

       – VARON“按端口堆叠视图的每单位时间的数据传输数量”图表

• 检查每个总线主控器的延迟：

       –VARON“按端口最小/最大视图的延迟”图表

       –检查USB控制器延迟时间：

        –在添加USB之前/之后检查图形总线主控器的延迟更改

• 出现问题，使用其他VARON图表：

       –例如，通过VARON进行的事务级别分析“按端口/ ID进行的事务时序图”

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分析过程图

图1 控制器吞吐量

如上图1，可以直观的看到在运行中读事务以及写事务时USB控制器上的usb数据传输以及图形数据传输。

图2 事务时序图

如上图2，事务时序图中可以直观的监测与USB控制器连接的AXI总线上的数据传输以及延迟周期。

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总结

• 确认现有的具有2个DDR控制器的总线互连系统可用于新SoC，而无需进行任何更改； • 即使使用额外的USB控制器，也可以使新SoC的芯片成本最小化，并且为用户提供无需额外费用的外部DDR；

• 可以使用VARON轻松，快速地分析总线性能，该VARON可以在事务级别监视AXI总线并以各种类型的图表可视化；

       –确认uFrame中USB控制器进行的事务处理后，DDR控制器的总线吞吐量没有问题；

       –通过比较现有设计和新设计，确认图形总线主控的总线延迟没有问题；

       –确认USB控制器的总线延迟没有问题。

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