异步复位同步释放

最新推荐文章于 2024-08-14 19:53:40 发布

nhsy_fpga

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分类专栏：时序约束文章标签： fpga开发

本文链接：https://blog.csdn.net/weixin_42405645/article/details/126852753

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本文详细介绍了一个模块的实现，名为async_rst_cdc_sync_rst，它处理输入异步复位（async_rst）并通过同步复位（sync_rst）输出。通过always块，模块实现了复位信号的正确同步，包括reset和reset_d的更新，并最终决定sync_rst的值。在testbench中， clk信号和async_rst的时序操作被用来测试这个同步过程。

摘要由CSDN通过智能技术生成

module async_rst_cdc_sync_rst(
    input clk,
    input async_rst,
    output sync_rst 
);

    reg reset;
    reg reset_d;
    always@(posedge clk or posedge async_rst)
        if(async_rst)
            reset <= 1'b1;
        else 
            reset <= async_rst;
    
    always@(posedge clk or posedge async_rst)
        if(async_rst)
            reset_d <= 1'b1;
        else 
            reset_d <= reset;
    
    assign sync_rst = reset | reset_d;

endmodule

`timescale  1ns/1ps

module tb_uut();

    reg clk;
    reg async_rst;
    wire sync_rst;

    initial begin
        clk = 0;
        forever begin
            #100 clk = ~clk;
        end
    end

   initial begin 
        async_rst = 0;
        #500 async_rst = 1;
        #8 async_rst = 0;
    end

async_rst_cdc_sync_rst uut(
    .clk       ( clk       ),
    .async_rst ( async_rst ),
    .sync_rst  ( sync_rst  )
);


endmodule