小梅哥Xilinx FPGA学习笔记3——时序逻辑电路设计之计数器

〇、功能介绍

1.功能描述

时序逻辑电路是指电路任何时刻的稳态输出不仅取决于当前的输入，还与前一时刻输入形成的状态有关。这跟组合逻辑电路相反，组合逻辑的输出只会跟目前的输入成一种函数关系。换句话说，时序逻辑拥有储存元件来存储信息，而组合逻辑则没有。

此处设计一个计数器，使开发板上的 LED 状态每 500ms 翻转一次。

一、代码编写

1.设计文件

module led_flash(clk,reset_n,led);
    input clk;
    input reset_n;//_n代表低电平有效
    output reg led;
//  assign reset=~reset_n;
    reg [24:0] counter;//定义计数器寄存器
    
//计数器计数进程    
always@(posedge clk or negedge reset_n)//posedge上升沿,即以时钟的上升沿为敏感信号，或者复位信号的下降沿
    if(!reset_n)
        counter <= 25'b0;//非阻塞赋值
    else if(counter==25000000-1)//让counter复位置0也需要耗费一个周期，所以需要延时多久翻转，则需要将延时时间除以周期时长再减去1，得到此处的counter数
        counter <= 25'b0;
    else
        counter <= counter+1'b1;
//led输出控制进程        
always@(posedge clk or negedge reset_n)
    if(!reset_n)
        led <= 0;
    else if(counter==25000000-1)
        led <= !led;//在always里赋值，则必须为reg型

/*不分进程写
always@(posedge clk or negedge reset_n) //posedge上升沿,即以时钟的上升沿为敏感信号，或者复位信号的下降沿
//always@(posedge clk or posedge reset);if(reset);
    if(!reset_n)
        begin
        counter <= 0;
        led <= 0 ;
        end
    else if(counter == 25000000)
        begin
        led <= !led;  //在always里赋值，则必须为reg型
        counter <= 0;
        end
    else
        begin
        counter <= counter+1'd1;
        end*/           
endmodule

2.激励文件

`timescale 1ns / 1ns //时间刻度 时间的单位/ 1ns精度
module led_flash_tb();
    reg clk;
    reg reset_n;
    wire led;
    led_flash led_flash(
        .clk(clk),
        .reset_n(reset_n),
        .led(led)
        );
    initial clk = 1'b1;
    always #10 clk=~clk; //延时半个周期10ns，翻转clk值，模拟实现时钟信号
    initial begin
        reset_n = 1'b0;
        #201;//延迟时间不应为周期的整数倍
        reset_n = 1'b1;
        #2000000000;//等待两秒，看实际状态
        $stop;
    end
endmodule

3.仿真图

1.仿真图是以（counter==25’d24999时，counter <=0;时间少了三个三位）为基准的仿真，节约仿真的时间，横坐标一个刻度2ms

//计数器计数进程    
always@(posedge clk or negedge reset_n)//posedge上升沿,即以时钟的上升沿为敏感信号，或者复位信号的下降沿
    if(!reset_n)
        counter <= 25'b0;//非阻塞赋值
//    else if(counter==25000000-1)//让counter复位置0也需要耗费一个周期，所以需要延时多久翻转，则需要将延时时间除以周期时长再减去1，得到此处的counter数
    else if(counter==25'd24999)
        counter <= 25'b0;
    else
        counter <= counter+1'b1;
//led输出控制进程        
always@(posedge clk or negedge reset_n)
    if(!reset_n)
        led <= 0;
//    else if(counter==25000000-1)
    else if(counter==25'd24999)
        led <= !led;//在always里赋值，则必须为reg型

2.真实的仿真图，横坐标一个刻度代表100ms

二、总结

1.学习板上晶振为 50MHz，也就是说时钟周期为 20ns，这样可以计算得出 500ms =
500_000_000ns/20ns = 25_000_000，即需要计数器计数 25_000_000 次，也就是需要一个至少25 位的计数器（2²⁵>25_000_000>2²⁴）。且每当计数次数达到需要清零并重新计数。

8'd25_000_000=25'b1_0111_1101_0111_1000_0100_0000

2.posedge代表上升沿,即以时钟或其他的上升沿为敏感信号；negedge代表下降沿,即以时钟或其他的下降沿为敏感信号；

assign reset=~reset_n;
always@(posedge clk or negedge reset_n)；if(!reset_n)
//等价于always@(posedge clk or posedge reset);if(reset)

3.三种形式的判断语句使用：if、else if、else;执行语句不止一个语句时，需要用begin、end语句组成一个块

if(表达式)
    执行语句
else if(表达式)
    执行语句
else 
    执行语句

//执行语句为一条语句
if(!reset_n)
    counter <= 25'b0;//非阻塞赋值
else if(counter==25000000-1)//让counter复位置0也需要耗费一个周期，所以需要延时多久翻转，则需要将延时时间除以周期时长再减去1，得到此处的counter数
    counter <= 25'b0;
else
    counter <= counter+1'b1;

//执行语句为多条语句，要用begin和end
if(!reset_n)
    begin
        counter <= 0;
        led <= 0 ;
    end
else if(counter == 25000000)
    begin
        led <= !led;  //在always里赋值，则必须为reg型
        counter <= 0;
    end
else
    begin
        counter <= counter+1'd1;
    end

4.计数器与led灯翻转最好能通过两个always模块进行编写，以利于硬件电路的生成；
后记：惊风飘白日，光景西驰流。