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Typora的基础使用方法，详细见https://www.cnblogs.com/wonux/p/15693229.html
2022-06-06 20:45:00
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原创 5.4 按键消抖
按键1、行列按键基本原理1.1 原理图1.2 实物图1.3 按键消抖1.4 按键消抖设计2、行列按键实践1.引入库1、行列按键基本原理1.1 原理图1.2 实物图按键是图片右下角4*4的按键1.3 按键消抖1.4 按键消抖设计去抖的设计是：声明3个寄存器btn0、btn1、btn2，并将它们组合成移位寄存器，将移位方向定义为btn0->btn1->bun2always@ (posedge btn_clk)beginbtn0<=btn;btn1<=btn0;
2022-05-29 17:18:02
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原创 5.3 VGA显示的实现
VGA显示的实现1 VGA显示基本原理1.1 VGA概述1.2 VGA接口图1.3 VGA原理图1.4 液晶显示驱动电路管脚分配1.5 VGA的扫描过程1.6 VGA 的时序1.6.1 horizontal 水平(行扫描)1.6.2 Vertical 垂直（场扫描）1.7 VGA刷新频率和扫描时间2 VGA显示设计与实现2.1 设计要求电路板唯一淘宝地址是：店内搜索页-亮点嵌入式-淘宝网 (taobao.com)https://brightpoint.taobao.com/讨论可以去：英飞凌FMCW雷
2022-05-22 18:53:46
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原创 开源项目的代码学习经验
开源项目的代码学习一、如何阅读源代码二、代码是由哪些部分构成的？三、总结在阅读verilog代码之前，建议你需要了解大体功能，再去阅读代码，这样你读起代码来会很顺畅。一、如何阅读源代码1.基础知识：相关的语言和基础技术的知识。2.项目功能：你先要知道这个项目完成的是什么样的功能，有哪些特性，哪些配置项。一般readme.md文件可以知道大概功能。（readme.md超级重要，一定要先熟悉）3.用户手册：你先要读一遍用户手册，然后让项目跑起来，自己先用一下感受一下。4.代码的组织结构：也就是代码目
2022-05-22 15:07:15
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原创 5.2 数码管动态显示实践
数码管动态显示实践1 数码管动态显示原理分析1.1 显示驱动电路1.2 如何显示1234561.3 动态显示需求2 数码管动态显示设计2.1 时序设计2.2 分频设计2.3 接口及约束设计3 数码管动态显示工程的vivado实现3.1 设计文件3.2 约束文件3.3 板级验证4 数码管动态显示IP核设计与实现4.1 设计文件4.2 仿真文件4.3 仿真结果5 调用IP核实现动态显示5.1 顶层调用Ip的设计文件5.2 仿真文件5.3 仿真结果5.4 修改调用IP的参数电路板唯一淘宝地址是：店内搜索
2022-05-15 21:53:09
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原创 5.1 流水灯实践
流水灯实践1 流水灯的关键信息1.1 状态及其变化1.2 分频设计1.3 约束设计2 流水灯工程的vivado实现2.1 设计文件2.2 仿真文件2.3 约束文件2.4 仿真结果电路板唯一淘宝地址是：店内搜索页-亮点嵌入式-淘宝网 (taobao.com)https://brightpoint.taobao.com/讨论可以去：英飞凌FMCW雷达解决方案Position2Go【问答+试用】 (eeboard.com)一组发光LED，在控制系统的控制下按照设定的顺序和时间来发亮和熄灭，这样就能形成一定的
2022-05-15 17:05:54
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转载 vivado创建IP时出现[IP_Flow 19-3153] Bus Interface ‘clk‘: ASSOCIATED_BUSIF bus parameter is missing.
[IP_Flow 19-3153] Bus Interface 'clk': ASSOCIATED_BUSIF bus parameter is missing.参考文档xilinx新建IP时, 里面添加了一个自己的输入时钟，系统默认给添加到了时钟和复位信号里面了解决办法：其实就是按照其提示给这个信号添加bus parameter: ASSOCIATED_BUSIF1.双击你的时钟clk，会弹出一个对话框"Edit Interface"2.选择Parameter，点击右边的的“+”，在弹出的对
2022-05-11 22:25:08
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原创 4.3 移位寄存器的实现和应用
移位寄存器的实现和应用0 74x194的介绍1 74x194的实现1.1 设计文件1.2 仿真文件1.2.1 仿真文件11.2.2 仿真文件21.3 仿真结果2 使用74x194IP核实现11001序列发生器0 74x194的介绍在数字电路中，移位寄存器（英语:shift register）是一种在若干相同时间脉冲下工作的以触发器为基础的器件，数据以并行或串行的方式输入到该器件中，然后每个时间脉冲依次向左或右移动一个比特，在输出端进行输出。这种移位寄存器是一维的，事实上还有多维的移位寄存器，即输入、输出
2022-05-11 08:56:28
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原创 4.2 同步计数器74x163 的实现
同步计数器74x163 的实现1 74x163介绍2 74x163自由工作模式3 设计文件4 仿真文件5 仿真结果1 74x163介绍74LS163计数器有5个控制端、4个数据输入端和5个输出端，其逻辑功能和对应的逻辑符号如下图1和图2所示：（该例子在教材《Xilinx FPGA原理与实践—基于Vivado和Verilog HDL——卢有亮》P95页）(CLR非)是异步清零端——低有效清零端(LD非)是同步置数控制端——数据装载输入ENT和ENP是计数控制端——使能CLK用作时钟信号输入端AB
2022-05-10 18:01:03
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原创 4.1 时钟同步状态机的设计
时钟同步状态机的设计1 时钟同步状态机及其设计流程2 时钟同步状态机设计方法构建序列发生器3 状态图直接描述法实现序列发生器1.1 功能表分析1 时钟同步状态机及其设计流程2 时钟同步状态机设计方法构建序列发生器3 状态图直接描述法实现序列发生器1.1 功能表分析...
2022-05-10 16:07:50
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原创 3.3 调用IP核实现多数表决器
调用IP核实现多数表决器1 使用74x138实现多数表决器的设计2 构建新工程并调用IP核该文档的MOOC的视频教程数字电路中译码器三输入的译码器可以实现任意三输入的逻辑函数，所以三变量的多数表决器也可以用译码器实现。1 使用74x138实现多数表决器的设计f = ∑abc(3,5,6,7)2 构建新工程并调用IP核1.新建一个工程 p_dsbjq_useip2.点击流程导航下工程项下的IP目录（ IP Catalog）3.在右边的窗口中增加了IP Catalog页框，以树状结构显示当
2022-05-09 20:33:51
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原创 3.2 3-8译码器设计和IP核
VIVADO初步1 译码器的实现1.1 功能表分析1.2 真值表分析1.3 代码分析1.4 RTL分析1.5 仿真文件1.6 约束文件1.7 下载到实验板2 设计译码器IP核该文档的MOOC的视频教程1 译码器的实现1.1 功能表分析o表示低有效（即0有效），用bubble命名；c 是高位1.2 真值表分析1.3 代码分析新建一个工程。或者从设计好的工程(多数表决器工程)开始，将工程另存为名称为p_74x138的工程。① 模块定义② 模块输入输出声明③ 变量定义④ always
2022-05-09 18:48:18
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原创 3.1 第一个工程——多数表决器
VIVADO初步1 多数表决器的分析和逻辑实现2 多数表决器的工程创建3 多数表决器的Verilog HDL源文件创建4 多数表决器的Verilog HDL代码实现及RTL分析5 仿真6 约束7 综合8 实现9 比特流文件生成10 下载和测试11 下载到FLASH详细流程见：Vivado FPGA基础设计操作流程该文档的MOOC的视频教程1 多数表决器的分析和逻辑实现有什么样的输入，就有什么样的输出，数字电路的输出只依赖于当前输入值的组合，这样的电路称为组合逻辑电路。例如f=ab+ac第一个工程
2022-05-09 15:36:57
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原创 2.5 VIVADO初步
VIVADO初步1 VIVADO获取和安装1.1 下载1.2 安装2 VIVADO主界面1 VIVADO获取和安装1.1 下载1.进入Xilinx官方网站https://www.xilinx.com/或者https://china.xilinx.com/2.点击Download & Licensing3.选择需要的版本，可以下载最新的版本，视频参考下载方式1.2 安装VIVADO安装时在提示是否同意使用协议时选择同意，在提示选择版本时选择system edition。
2022-05-09 12:55:12
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原创 2.4 Verilog HDL语句
语句1 赋值语句、结构说明语句、阻塞与非阻塞1.1 赋值语句1.1.1 连续赋值语句assign1.1.2 过程赋值语局“=”和“<=1.2 结构说明语句1.2.1 结构说明语句always1.2.2 结构说明语句initial1.3 阻塞与非阻塞1.3.1 阻塞的研究1.3.2 非阻塞的研究1.3.3 非阻塞及阻塞的比较2 条件语句2.1 条件语句if2.2 case语句3 循环语句3.1 循环语句forever3.2 循环语句repeat3.3 循环语句while3.4 循环语句for语句分为：
2022-05-09 11:44:14
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原创 2.3 Verilog HDL运算符
运算符1 算术运算符2 逻辑运算符3 按位运算符4 关系运算符5 等式运算符6 缩减运算符7 移位运算符8 条件运算符和拼接运算符8.1 条件运算符8.2 拼接运算符9 运算符的优先级1 算术运算符注意：在进行整数的除法运算时，结果要略去小数部分，只取整数部分；而进行取模运算时（%，亦称作求余运算符）结果的符号位采用模运算符中第一个操作数的符号。例如，-10%3 结果-1 ，11%-3 结果为2。在进行算术运算时，如果某一个操作数有不确定的值x，则整个结果也为不确定值x。2 逻辑运算
2022-05-09 10:56:38
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原创 2.2 Verilog HDL数据类型及变量、常量
数据类型及变量、常量1 逻辑值和常量1.1 逻辑值1.2 数的表达2 线网型wire3 寄存器类型reg4 符号常量5 存储器型变量Verilog HDL有两种常用的数据类型，线网（Net）类型及变量类型（REG）。常量的值是不能够被改变的，变量的值是可以被改变的，例如寄存器型的变量reg。从逻辑值和常量式开始，对于线网类型重点是常用的wire型变量，对于变量类型重点是reg型。1 逻辑值和常量1.1 逻辑值1.2 数的表达位宽表示的是二进制的位数4’h5实际上就是4’b0101，只不过是
2022-05-09 10:23:16
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原创 2.1 Verilog HDL基本结构
Verilog HDL基本结构1 一个简单的组合逻辑实例1.1 模块声明1.2 端口定义的两种写法2 一个简单的时序逻辑实例3 Verilog HDL结构要求**HDL(Hardware Description Language)**硬件描述语言是对硬件电路进行行为描述、寄存器传输描述或者结构化描述的一种语言。FPGA作为可编程硬件，采用HDL语言作为编程语言。通过HDL语言可以对FPGA的功能进行描述，描述完成后的源代码，通过综合（将高层次的寄存器传输级别的HDL设计转化为优化的低层次的逻辑网表）和
2022-05-09 09:53:59
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原创 [Synth 8-3331] design logic_16bit_256 has unconnected port i_a_256[254]
[Synth 8-3331] design logic_16bit_256 has unconnected port i_a_256[254] 意思是：综合后logic_16bit_256没有连接端口i_a_256[254]原文件端口定义parameter M = 256; parameter N = 16; input [M-1:0] i_a_256 ; input [M-1:0] i_b_256 ; input [2:0]
2022-04-26 16:46:31
1400
原创 [USF-XSim-62] ‘elaborate‘ step failed with errors.[Vivado 12-4473] Detected error while running sim
[USF-XSim-62] ‘elaborate’ step failed with error(s). Please check the Tcl console output .and[Vivado 12-4473] Detected error while running simulation. Please correct the issue and retry this operation.出现的问题如下：翻译出来：[USF-XSim-62] 'elaborate’步骤失败，出现错误。请检查
2022-04-24 10:14:27
23667
原创 1.6 FPGA电路设计
FPGA电路设计1 基于Xilinx xc7a35的电路板1.1 A1.2 B2 FPGA电路设计—LED2.1 LED(A)2.2 LED(B)3 FPGA电路设计—拨码开关3.1 拨码开关(A)3.2 拨码开关(B)4 FPGA电路设计—按键4.1 按键(A)4.2 按键(B)5 FPGA电路设计—数码管驱动5.1 数码管驱动(A)5.2 数码管驱动(B)6 FPGA电路设计—VGA驱动(A)6.1 数码管驱动(A)6.2 数码管驱动(B)7 FPGA电路设计—串口(A,B)7.1 数码管驱动(A)7.
2022-04-23 17:59:14
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原创 1.5 7系列FPGA及7a35tftg256-1特性
7系列FPGA及7a35tftg256-1特性1 基础介绍2 速度等级3 电压4 封装1 基础介绍1. 改进的高效6输入查找表技术，可配置为分布存储器。2. 内置先入先出逻辑的36 Kb双端口块内存用于片内数据缓存。3. 高效的SelectIO技术，支持DDR3接口，采样率高达1866 Mb/s。4. 内置串行千兆位收发器（multi-gigabit transceivers），收发频率从600 Mb/s到最高的6.6 Gb/s ，直到28.05 Gb/s。5. 用户可配置的模拟输入接口(X
2022-04-23 17:09:51
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原创 1.4 7系列FPGA IOB
7系列FPGA IOB1 7系列FPGA IOB2 IOB的约束方法3 IOB约束使用注意事项1 7系列FPGA IOBCLB可以实现FPGA的功能，但要和外界打交道，就必须有和外界电平兼容的输入输出IO接口，这就是IOB(输入输出块)。FPGA中除了数量众多的CLB，还有数量众多的IOB。7系列FPGA具有多个IO BANK(可以理解为IO的分组)，每个BANK具有50个IOB, 具体的 BANK的数量取决于FPGA的尺寸和封装IO管脚可以配置多种输入输出标准，当配置为单端模式，例如按
2022-04-23 16:57:42
1048
原创 1.3 7系列FPGA CLB
7系列FPGA CLB１ 7系列FPGA xc7a35t２ CLB（可配置逻辑块）2.1 LUT（look up table)2.2 存储单元2.3 分布式RAM（仅限SliceM）2.4 移位寄存器（仅限SliceM）2.5 多路复选器MUX2.6 加法器进位链（CARRY4)１ 7系列FPGA xc7a35t使用的器件为Artix-7系列的FPGA，型号为xc7a35t， 在Artix-7中处于中端。5200个SLICE,其中3600个SLICEL，1600个SLICEM。（Slices分为Sli
2022-04-23 16:32:15
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原创 1.2 FPGA的命名规则
FPGA的命名规则1 芯片名字命名规则2 内部存储器命名1 芯片名字命名规则总体来说，命名规则如下： 工艺 + 型号 + LE数量 + 封装 + 管脚数目+ 温度范围 + 器件速度例如EP2C20F484C6，含义：EP——工艺2C——cyclone2（S代表ｓｔｒａｔｉｘ；Ａ代表ａｒｒｉａ）20——LE数量约为20KF——封装形式484——管脚数C——温度范围（确定其是工业级，军品级，还是商业级）6——速度（数字越小速度越快）2 内部存储器命名只是参考命名方式clock——
2022-04-23 15:13:54
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