基于Zynq 配置DMA在PS DDR 端和在PL AXI-Stream FIFO

已于 2024-02-28 16:47:22 修改
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文章标签： fpga开发
于 2024-02-27 17:04:56 首次发布
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本文链接：https://blog.csdn.net/weixin_42576920/article/details/136308950
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本文详细介绍了如何在Vivado中配置PynqZ2板的blockdesign，包括设置PS-PL间的AXI接口，添加AXI_DMA模块，以及使用Vitis进行HLS编程和DMA操作，最终导出硬件XSA文件并测试读写功能。
摘要由CSDN通过智能技术生成

目录

Vivado 软件程序

选择PynqZ2 板

需要在安装目录下的/data/boards/boards_file中添加Pynq_Z2的信息
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创建blockdesign

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配置PS-PL端的AXI接口

配置两个高性能从接口i 数据带宽为64bit
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自动连接PS端中的默认连线

连接上DDR端口和IO端口
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增加两个AXI_DMA模块

一个负责从DDR中读出数据到PL端，另一个负责将PL端中产生的数据写入到DDR中
不用勾选enanle scatter gather engine和enable micro dma
register 的长度为26bits
在这里插入图片描述在IP块属性中修改AXI_DMA的IP Block名称
在这里插入图片描述
如图展示修改后的AXI模块
在这里插入图片描述
点击在这里插入图片描述

连接DMA接口与PS端接口

PS端中的AXI从接口HP0连接read_dma中的主接口，将内存中的数据以流的形式发送出去
M_AXIS_MM2S接口作为主设备，主动从内存映射地址空间中读取视频帧数据。读取到的视频帧数据通过M_AXIS_MM2S接口转换成一个连续的数据流。
在这里插入图片描述
PS端中的AXI从接口HP1连接write_dma中的主接口,通常用于接收来自外部设备的数据流，并将这些数据以高效的方式存储到系统的内存中。M_AXI_S2MM接口在数据传输过程中既能根据系统的控制命令灵活响应（作为Slave），又能主动地从数据源接收数据流（作为Master），在这里插入图片描述
最后连接S_AXI_LITE接口到PS模块的GP0端口
在这里插入图片描述
布局布线如下：
在这里插入图片描述

插入AXI_Stream_FIFO模块

在这里插入图片描述
手动连接主从模块，将FIFO的M_AXIS端口连接至write_dma的S_AXIS_S2MM端口
在这里插入图片描述
手动连接主从模块，将FIFO的S_AXIS端口连接至write_dma的M_AXIS_MM2S端口
M_AXI_MM2S强调的是AXI协议在主设备方面的应用，用于内存映射数据的读取和转换。而M_AXIS_MM2S则专注于数据流的传输
在这里插入图片描述
最后点击RUN Connection Automation 自动连接剩余的线

真实性检测

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重新生成布局

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生成Block Design在这里插入图片描述

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创建HLS包装器

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生成比特流后导出硬件XSA文件

![在这里插入图片描述](https://img-blog.csdnimg.cn/direct/在这里插入图片描述

启动Vitis

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Vitis 软件程序

新建文件应用项目

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从文件夹中选择XSA文件

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创建hello.world项目

1.构建项目
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2.打开串口窗口
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3.选择端口
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4.在硬件上运行
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5.查看结果
在这里插入图片描述

测试读写DMA以及AXI-Stream FIFO

代码演示了如何使用DMA将数据从处理系统（PS）的内存传输到一个FIFO缓冲区，然后再将数据从FIFO传回内存，并验证数据的一致性
使用了xilinx的专用库

#include <stdio.h>
#include "xil_printf.h"
#include "xaxidma.h"
#include "xparameters.h"

#define DMA0_DEVICE_ID XPAR_AXIDMA_0_DEVICE_ID
#define DMA1_DEVICE_ID XPAR_AXIDMA_1_DEVICE_ID

#define MEM_BASE_ADDR 0x01000000
#define TX_BUFFER_BASE (MEM_BASE_ADDR + 0x00100000)
#define RX_BUFFER_BASE (MEM_BASE_ADDR + 0x00300000)

#define MAX_PKT_LEN 0x20 // 定义最大数据包长度（例如32字节）

XAxiDma AxiDma0; // DMA0实例
XAxiDma AxiDma1; // DMA1实例

int Init_DMA(XAxiDma *AxiDma, int DeviceId) {
    XAxiDma_Config *CfgPtr;
    int Status;
    // 查找DMA配置
    CfgPtr = XAxiDma_LookupConfig(DeviceId);
    if (!CfgPtr) {
        xil_printf("No config found for %d\r\n", DeviceId);
        return XST_FAILURE;
    }

    // 初始化DMA控制器
    Status = XAxiDma_CfgInitialize(AxiDma, CfgPtr);
    if (Status != XST_SUCCESS) {
        xil_printf("Initialization failed %d\r\n", Status);
        return XST_FAILURE;
    }

    if (XAxiDma_HasSg(AxiDma)) {
        xil_printf("Device configured as SG mode\r\n");
        return XST_FAILURE;
    }

    // 禁用中断（在轮询模式下不需要）
    XAxiDma_IntrDisable(AxiDma, XAXIDMA_IRQ_ALL_MASK, XAXIDMA_DMA_TO_DEVICE);
    XAxiDma_IntrDisable(AxiDma, XAXIDMA_IRQ_ALL_MASK, XAXIDMA_DEVICE_TO_DMA);

    return XST_SUCCESS;
}

int main() {
    int Status;
    u8 *TxBufferPtr = (u8 *)TX_BUFFER_BASE;
    u8 *RxBufferPtr = (u8 *)RX_BUFFER_BASE;
    xil_printf("connected\n");
    // 初始化DMA0
    Status = Init_DMA(&AxiDma0, DMA0_DEVICE_ID);
    if (Status != XST_SUCCESS) {
        xil_printf("DMA0 Initialization failed\r\n");
        return XST_FAILURE;
    }

    // 初始化DMA1
    Status = Init_DMA(&AxiDma1, DMA1_DEVICE_ID);
    if (Status != XST_SUCCESS) {
        xil_printf("DMA1 Initialization failed\r\n");
        return XST_FAILURE;
    }

    // 准备数据
    for(int i = 0; i < MAX_PKT_LEN; i++) {
    	xil_printf("%d",i);

        TxBufferPtr[i] = i;
        RxBufferPtr[i] = 0; // 清零接收缓冲区
    }
    xil_printf("\r\n");
    Xil_DCacheFlushRange((UINTPTR)TxBufferPtr, 30*4);
    //刷新Cache中的数据搭配设备中

    // 从内存通过DMA0向FIFO发送数据
    Status = XAxiDma_SimpleTransfer(&AxiDma0, (UINTPTR)TxBufferPtr, MAX_PKT_LEN, XAXIDMA_DMA_TO_DEVICE);
    if (Status != XST_SUCCESS) {
        return XST_FAILURE;
    }

    while (XAxiDma_Busy(&AxiDma0, XAXIDMA_DMA_TO_DEVICE)) {
        /* 等待DMA0传输完成 */
    }

    Xil_DCacheFlushRange((UINTPTR)RxBufferPtr, 30*4);

    //刷新Cache中的数据搭配设备中

    // 从FIFO通过DMA1接收数据回内存
    Status = XAxiDma_SimpleTransfer(&AxiDma1, (UINTPTR)RxBufferPtr, MAX_PKT_LEN, XAXIDMA_DEVICE_TO_DMA);
    if (Status != XST_SUCCESS) {
        return XST_FAILURE;
    }

    while (XAxiDma_Busy(&AxiDma1, XAXIDMA_DEVICE_TO_DMA)) {
        /* 等待DMA1传输完成 */
    }

    // 验证数据
    for (int i = 0; i < MAX_PKT_LEN; i++) {
        if (TxBufferPtr[i] != RxBufferPtr[i]) {
            xil_printf("Data mismatch: byte %d - TX %d != RX %d\r\n", i, TxBufferPtr[i], RxBufferPtr[i]);
            return XST_FAILURE;
        }
    }

    xil_printf("Test Passed\r\n"); 
    return XST_SUCCESS;
}

在硬件上运行程序
在这里插入图片描述

在串口终端中查看结果
测试成功通过发送和接受的两个缓冲区结果一直
在这里插入图片描述

参考

教程参考的视频链接来源FPGA 30 - Zynq SoC FPGA Direct Memory Access (DMA) between PS DDR memory and PL AXI4-Stream FIFO

anniezfy
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（15）ZYNQ FPGA AXI-stream总线简介（学无止境）
m0_46498597的博客
09-17 1236
1 应用领域 ZYNQ FPGA PS与PL交互需要用到该总线。PL侧支持AXI4-Stream，PS支持AXI总线。AXI4-Stream协议是一种用来连接需要交换数据的两个部件的标准接口，它可以用于连接一个产生数据的主机和一个接受数据的从机。 该接口应用领域特别广泛，尤其是基于Xilinx IP核使用场景。例如，DDR IP核、PCIE IP核、Aurora IP、axi4-stream fifo IP、DMA IP、SRIO IP核等，所以学习该协议已成必备。 2 AXI4-Stream接口信号
ZYNQ PS与PL通信之DMA
硬码农二毛哥的博客
08-11 6264
在zynq开发中，PS与PL通信是非常关键的内容，掌握了PS与PL通信方法，就可以搭建各种常用的硬件平台。本文先介绍集中PL与PS的通信方法，然后重点介绍通过DMA实现PS与PL通信。
ZYNQ PS与PL共享DDR
qq_38128961的博客
11-07 9921
平台： 开发板：ZYNQ-7000系列裸板开发 开发环境：vivado hls、vivado、sdk 参考 https://blog.csdn.net/weixin_36474809/article/details/85111550 https://www.csdn.net/link?target_url=http%3A%2F%2Fwww.eefocus.com%2Fanta...
图像数据存储在PS端的DDR上（不使用ARM核）
最新发布
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07-04 577
PL 端要想读写 DDR，需要通过 AXI 总线，使用 PS 侧的 DDR 控制器，完成数据的读写。能够将数据转换成 AXI4 格式，通过 AXI 总线传输给 PS 侧 DDR 控制器，实现数据对 DDR 的读写操作。在 PS 与 PL 之间，存在有， PS 端为从设备），该接口用于方便 PL 端与 DDR 间 大量数据的读写操作。任何情况下，只使用DDR控制器都 会出现问题，即使写入和读出的速率一样也是会出现 问题的，更何况实际应用中总是读写不连续的，就更 会出现问题所以要使用FIFO。
Zynq-linux PL与PS通过DMA数据交互
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10-04 1万+
一、目标 在米尔科技的z-turn板上，采用AXI DMA 实现zynq的PS与PL数据交互。 二、分析 ①PS数据传PL 驱动中的测试程序中给出一堆数据，通过DMA传输到AXI4-Stream Data FIFO ,PL端从DATA FIFO中把数据读出来。 ②PL数据传PS 将PS传入PL的数据回传，在PS端显示出数据，最后将数据乘2再送入DMA。 ③PL端代码思路 1）读数据 在加上DATA...
ZYNQ_DMA访问DDR和PL资源
weixin_39673080的博客
04-05 7925
ZYNQ_DMA访问DDR和PL资源前言需求PLPS结果总结 前言 之前一篇是PS通过AXI总线读写PL的寄存器，对于大数据的传输，这显然不是一个高效的方法，zynq的解决方案是给予PL直接访问DDR的通路，网上资料很多，但建议读UG873 chapter6。 这里的基本原理是：PL中DMA IP对于DDR和PL存储资源来说是Master(主机)，DMA对于PS来说是Slave(从机)，PS通过A...
PL2PS2PL v1.0 关于axi4_stream data fifo和dma ip核
gjyntyyx的博客
08-01 798
v1.0v2.0。
ZYNQ DDR读写
qq_37041791的博客
08-26 2719
​ 使用Xilinx SDK对Zynq的PCIE，SRIO等高速接口进行调试的过程中，经常会涉及到DMA对DDR数据的读写，此时就会引入会引入cache一致性问题 ​
ddr传输 pl ps_SOC从此开始，初探ZYNQ的DMA传输
weixin_30825953的博客
01-09 1082
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基于Zynq 配置DMA在PS DDR 端和在PL AXI-Stream FIFODF
02-27
为了实现这一目标，Zynq提供了Direct Memory Access (DMA)机制，它可以有效地在PS的DDR和PL的AXI-Stream FIFO之间传输数据，而无需CPU的干预。本文将深入探讨如何配置和使用Zynq的DMA机制，以及如何结合AXI-Stream ...
ZYNQ 之PS 和PL 互联技术之AXI
weiweiliulu的专栏
06-29 1654
1. ZYNQ 概述 2. AXI 概述 AXI (Advanced eXtensible Interface)是xilinx 从6系列fpga开始引入的一个接口协议，主要描述了主设备和从设备之间的数据传输方式。主设备和从设备之间通过握手信号建立连接。当从设备准备好接收数据时，会发出ready信号。当主设备的数据准备好时，会发出和维持VALID信号，表示数据有效。数据只有在valid 和ready信号都有效的时候才开始传输。 在zynq中，支持AXI-LITE，AXI4 和AXI S...
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ZYNQ之DMA基本用法
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DMA 环路测试 涉及到高速数据传输时，DMA就显得非常重要了，本文的DMA主要是对PL侧的AXI DMA核进行介绍（不涉及PS侧的DMA控制器）。AXI DMA的用法基本是：PS通过AXI-lite向AXI DMA发送指令，AXI DMA通过HP通路和DDR交换数据，PL通过AXI-S读写DMA的数据。 实验思路 首先设计一个最基本的DMA环路 实验思路是：首先PS通过AXI-lite配置DMA的工作模式，然后，PS将数据写入DDR，再然后，PS控制DMA读出之前写入的数据，将数据流写入FIFO（
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在Zynq-7020中，AXI-Stream是一种高效、简单的数据传输协议，主要用于高吞吐量的数据流传输场景。AXI-Stream总线不需要传输地址信息，只需传输数据本身，这样减少了总线开销。此外，AXI-Stream总线采用无阻塞流水线结构，在发送端连续发送数据，接收端连续接收数据，大大提高了传输效率。另外，AXI-Stream总线的协议相对简单，只包括一个数据信号和一个可选的有效信号。 在Zynq-7020中，开发者可以使用相应的设计工具和硬件描述语言进行AXI-Stream总线模块的设计与实现。通过使用AXI-Stream总线，开发者可以方便地进行高速数据传输，提高系统的性能和效率。 综上所述，AXI-Stream总线在Zynq-7020中是一种高效、简单的数据传输协议，适用于需要高吞吐量的数据流传输场景。开发者可以根据需求使用相应的设计工具和硬件描述语言进行AXI-Stream总线模块的设计与实现。
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