（二）vivado新建项目

jacktwan

已于 2022-08-02 11:39:15 修改

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分类专栏： FPGA 文章标签： fpga开发

于 2022-07-21 23:50:34 首次发布

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一、vivado新建项目

如下图所示 Next

如下图所示选择1>创建的文件夹路径 >> Next

如下图所示

如下图所示以zynq 7020系列芯片为例如下图

芯片型号：xc7z020clg400-2

下图所示添加源文件 PROJECT MAMAGER >> seting >> Add sources

creat file

输入file name led_twinkle为例

以下代码为例 (Copyright(C) 正点原子 2018-2028)

module led_twinkle(
    input          sys_clk  ,  //系统时钟
    input          sys_rst_n,  //系统复位，低电平有效

    output  [1:0]  led         //LED灯
);

//reg define
reg  [25:0]  cnt ;

//*****************************************************
//**                    main code
//*****************************************************

//对计数器的值进行判断，以输出LED的状态
assign led = (cnt < 26'd2500_0000) ? 2'b01 : 2'b10 ;
//assign led = (cnt < 26'd5)         ? 2'b01 : 2'b10 ;  //仅用于仿真

//计数器在0~5000_000之间进行计数
always @ (posedge sys_clk or negedge sys_rst_n) begin
    if(!sys_rst_n)
        cnt <= 26'd0;
    else if(cnt < 26'd5000_0000)
//  else if(cnt < 26'd10)  //仅用于仿真
        cnt <= cnt + 1'b1;
    else
        cnt <= 26'd0;
end

endmodule

下图所示 ctrl + s 保存后Design Source出现 .v文件