FPGA进行仿真时出现“XX”不定态时一种可能的解决方案

最近在利用Vivado写PI/4DPSK调制模块的时候，发现算法中的同相正交支路的仿真值出现了“XX”不定状态，在查询了很多资料后提供一种可能的解决方案。

问题情况如下：

解决方案如下：把“<=”变为“=”

 

总结：在需要迭代赋值时，或者说设计逻辑电路时应使用阻塞赋值；设计时序电路时，一般使用非阻塞赋值。