Makefile脚本启动VCS+Verdi的几种方法

最新推荐文章于 2024-07-23 20:41:08 发布
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文章标签： makefile
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本文链接：https://blog.csdn.net/weixin_42705678/article/details/121181086
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本文介绍了使用Makefile脚本高效管理Verilog编译过程的四种方法，包括不同的编译策略和流程，帮助提升验证效率。
摘要由CSDN通过智能技术生成

verilog编译方法
way1：

all:clean elab
comp:
	vlogan -kdb -sverilog -full64 -l comp.log -f filelist.f
elab:
	vcs -kdb -lca -full64 -debug_access+all -top top_tb elab.log
run:
	./simv -gui -run_log
verdi:
	verdi -ssf top_tb.fsdb -elab simv.daidir/kdb.elab++ &
clean:
	rm -rf AN.DB DVEfiles csrc simv.* *simv inter.vpd ucli
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记录做项目的时候编译问题，好记性不如烂笔头，下次碰到相同的问题也可以方便查阅
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