第一章数字电路时序分析---建立保持时间

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第一章 数字电路时序分析—建立保持时间

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周期约束理论

在数字电路设计中，有组合逻辑电路和时序逻辑电路，但是往往很大一部分都是时序电路，因此进行时序约束是数字电路的一个不可少的工作，才能保证数字电路在需要的性能范围内正常工作。

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首先来看什么是时序约束，泛泛来说，就是我们告诉软件（Vivado、ISE等）从哪个pin输入信号，输入信号要延迟多长时间，时钟周期是多少，让软件PAR(Place and Route)后的电路能够满足我们的要求。因此如果我们不加时序约束，软件是无法得知我们的时钟周期是多少，PAR后的结果是不会提示时序警告的。

周期约束就是告诉软件我们的时钟周期是多少，让它PAR后要保证在这样的时钟周期内时序不违规。大多数的约束都是周期约束，因为时序约束约的最多是时钟。

在讲具体的时序约束前，我们先介绍两个概念，在下面的讲解中，会多次用到：

• 发起端/发起寄存器/发起时钟/发起沿：指的是产生数据的源端
• 接收端/接收寄存器/捕获时钟/捕获沿：指的是接收数据的目的端

建立/保持时间是什么

讲时序约束，这两个概念要首先介绍，因为我们做时序约束其实就是为了满足建立/保持时间。对于DFF的输入而言。

• 在clk上升沿到来之前，数据提前一个最小时间量“预先准备好”，这个最小时间量就是建立时间
• 在clk上升沿来之后，数据必须保持一个最小时间量“不能变化”，这个最小时间量就是保持时间
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为何会有建立和保持时间

学过数字电路的都知道，在时序逻辑中我们经常使用的时钟是在上升沿和下降沿进行采样的，也就是D触发器，由两个锁存器组成，在低电平数据到达第一个锁存器，在高电平数据到达第二个锁存器，然后输出出去，因此建立和保持时间就是要满足这个关系的，不满足建立时间将不能被第一个锁存器正确采样，不满足保持时间将不能被第二个锁存器采样，因此无论是建立时间和保持时间哪一个出错都会造成采样错误。

FPGA的建立与保持时间

FPGA的建立与保持时间与我们常规的有点差异，因为两种的物理结构不一样，对于FPGA来说D触发器是使用lut查找表进行模拟的，因此他并不是真正意义上的D触发器，这也是FPGA的实际工作频率要低于ASIC电路的一个原因。

但是与D触发器一样，FPGA的建立与保持时间也是由器件特性决定了，当我们决定了使用哪个FPGA，就意味着建立和保持时间也就确定了。Xilinx FPGA的setup time基本都在0.04ns的量级，hold time基本在0.2ns的量级，不同器件会有所差异，具体可以查对应器件的DC and AC Switching Characteristics，下图列出K7系列的建立保持时间。

总结

简单介绍了建立与保持时间已经fpga的建立与保持时间