【FPGA】Robei EDA 常见问题解决 （3）——— include 问题 和模块例化问题

#悬崖上的花，越芬芳越无常。

今天来解决Robei EDA使用的时候遇到的问题的解决办法，这个有我自己遇到的，也有别人问我然后我帮着解决的。这几天刚好有学长来找我写代码，要仿真FPGA代码，结果电脑上的Modelsim好死不死出问题了，于是用了Robei 自带的仿真给了学长。学长还觉得挺方便的，至少对于初学者来说，很容易上手，不像我当年学FPGA，那叫一个泪流满面。

include 包含文件

在常见的Verilog代码中，会遇到包含 include 文件的写法，这样类似于定义一些全局的常量，方便调用。在quartus 里的写法是这样的：

`include “sdram_para.v”

而在Robei EDA里，include 无法直接写在Code 部分，而是在定义栏的地方添加。

在右侧的定义栏，可以看到 “include” 的框子，将文件名称和后缀添加进去，在代码编译的时候就可以自动包含这个文件了。（注意，这个文件必须要放到Robei 模块的文件路径下，不然编译的时候软件会因为找不到文件而报错）

PS： 这里有一个问题，我在写SDRAM 的 子模块的时候，用到了这个sdram_para.v这个文件&