【verilog】b站-小明教IC-1天学会verilog 笔记

〇、前情提要

有个学妹问了我数电题，但三年前学的已经没有印象了…故迅速复习过一下
参考：

1. b站视频-小明教IC-1天学会verilog
   https://www.bilibili.com/video/BV1Dx411e7Af
2. 【P1-2 PPt】
   硬件描述语言verilog_HDL基础
   https://wenku.baidu.com/view/9943b7acf524ccbff1218463.html
3. 【P3-7 PPt】
   Verilog HDL基础知识
   https://wenku.baidu.com/view/58541929561252d381eb6e04.html
4. 评论区看到的一个verilog刷题网站
   https://hdlbits.01xz.net/wiki/Main_Page
5. verilog中wire与reg类型的区别https://blog.csdn.net/henhen2002/article/details/4494710
6. 【P8 PPt】
   2014_Verilog_03_高级语法
   https://wenku.baidu.com/view/4a80935bcc7931b764ce1546.html

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P1、小明教IC-1天学会verilog(0)

ppt：
硬件描述语言verilog_HDL基础
https://wenku.baidu.com/view/9943b7acf524ccbff1218463.html

与c语言区别

c设计软件，需要编译链接，顺序执行
verilog硬件设计，综合类似编译，并行执行，有机器实现

硬件描述语言HDL

硬件描述语言HDL(Hardware Description Language)是硬件设计人员和电子设计自动化(EDA)工具之间的接口，其主要目的是用来编写设计文件，建立电子系统行为级的仿真模型。

硬件描述语言利用计算机的巨大能力对用HDL建模的复杂数字逻辑进行仿真，然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表( Netlist），根据网表和某种工艺的器件自动生成具体电路然后生成该工艺条件下这种具体电路的延时模型。仿真验证无误后用于制造ASIC芯片或写入CPLD和FPGA器件中

为什么要使用硬件描述语言

• 电路的逻辑功能容易理解;
• 便于计算机对逻辑进行分析处理;把逻辑设计与具体电路的实现分成两个独立的阶段来操作:
• 逻辑设计与实现的工艺无关;
• 逻辑设计的资源积累可以重复利用;
• 可以由多人共同更好更快地设计非常复杂的逻辑电路(几十万门以，上的逻辑系统)。

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二、P2、小明教IC-1天学会verilog(1)

MUX多路选择器

系统级，主要用逻辑


门级，带延时延时，低端，不写

三位加法器 全加器

位宽3位的ab
assign{count,sum}作为信号量输出，通过寄存器拼接数据位实现。
ex:
assign {cout,SUM}=A+B+cin
a=3’b101, b=3’b100, cin=1’b1
cout=1，SUM=3’b010

比较器

调用原语库中的三态驱动器原件bufil1

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P3、小明教IC-1天学会verilog(2)

换了一个ppt：
Verilog HDL基础知识
https://wenku.baidu.com/view/58541929561252d381eb6e04.html

数据选择器MUX

四位二进制加法器（同步清0）

q应为4，并非图上的