选择并设计高速数据采集系统中的时钟

       对于高速数据采集系统，我们还需要特别关注时钟。高速 ADC的动态特性的最大瓶颈在于采样抖动（jitter），包括采样保持电路的孔径抖动（来自于 ADC自身）和采样时钟的抖动（来自于采样时钟电路），这也是现代流水线型 12－14位 ADC的 ENOB很难突破 12位的主要原因（TI新推出的 16位 100MSPS＋的数据转换器的 ENOB可以接近 13位）。

       那么什么是抖动？抖动就是由于采样时刻的不确定性带来的采样误差，如下图所示，在每个时钟周期的采样时刻的不确定性，导致数字化后幅度的不确定性，这种不确定性导致ADC采样的可重复性大大降低，而可重复性就决定了 ADC的频域性能。由此可见频域性能受Jitter的影响非常大。

         在实际进行 ADC选型时，我们可以在数据手册中找到关于抖动的描述：

       如上图所示，可以看到该款 ADC（ADS5500）的内部采样抖动（jitter）为 300fs，已经非常地小了。当然这里我们看到的数据时芯片的参数，半导体厂商 TI会在芯片级去尽量减小它（实际上，ADS5500是 2004年的产品，现在最新的 14位 125MSPS的 ADS6145已经将这个数值减小到 150fs，从而获得了更加卓越的 SNR和 SFDR）。同时，对于高速数据采集系统中时钟的考虑，我们更多能干预的是外部采样时钟的抖动性能。此外时钟幅度和时钟同步也是同样需要考虑的因素，这几点在后面电路优化的章节中会做详细的描述。