题目： 用verilog实现4bit环形计数器：复位有效时输出0001，复位 释放后依次输出0010，0100，1000，0001，0010...

题目： 用verilog实现4bit环形计数器：复位有效时输出0001，复位释放后依次输出0010，0100，1000，0001，0010…

module cnt(
	input clk,
	input rst_n,
	output reg [3:0] cnt
);
always @(posedge clk or negedge rst_n)begin
	if(rst_n == 1'b0)begin
		cnt <= 4'b0001;
	end
	else begin
		cnt <= {cnt[2:0],cnt[3]};
	end
end

endmodule