fpga面试笔记
hengtao wang
这个作者很懒,什么都没留下…
展开
-
题目:用Verilog实现异步复位同步释放电路。
题目:用Verilog实现异步复位同步释放电路。module Sys_Rst( input clk, input rst, output sys_rst);reg rst_r0;reg rst_r1;always @(posedge clk or posedge rst)begin if(rst)begin rst_r0 <= 1'b1; rst_r1 <= 1'b1; end else begin rst_r0 <= 1'b0; rst_r1 <原创 2021-04-14 10:37:51 · 598 阅读 · 0 评论 -
题目:用Verilog实现三分频电路,要求输出50%占空比。
题目:用Verilog实现三分频电路,要求输出50%占空比。module Div_three( input clk, input rst_n, output div_three);reg [1:0] cnt;reg div_clk1;reg div_clk2;always @(posedge clk or negedge rst_n)beginif(rst_n == 1'b0)begin cnt <= 0; endelse if(cnt == 2) cnt <= 0;原创 2021-04-14 10:37:35 · 4030 阅读 · 4 评论 -
题目: 用verilog实现4bit环形计数器:复位有效时输出0001,复位 释放后依次输出0010,0100,1000,0001,0010...
题目: 用verilog实现4bit环形计数器:复位有效时输出0001,复位释放后依次输出0010,0100,1000,0001,0010…module cnt( input clk, input rst_n, output reg [3:0] cnt);always @(posedge clk or negedge rst_n)begin if(rst_n == 1'b0)begin cnt <= 4'b0001; end else begin cnt <= {cnt原创 2021-04-14 10:37:20 · 1222 阅读 · 0 评论 -
题目:用verilog实现4bit约翰逊(Johnson)计数器。
题目:用verilog实现4bit约翰逊(Johnson)计数器。module Johnson_Counter( input clk, input rst_n, output reg [3:0] johnson_cnt);//----------------------------------------------------//johnson_cntalways @(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) johns原创 2021-04-13 14:26:35 · 1562 阅读 · 0 评论 -
题目:编写Verilog代码描述跨时钟域信号传输,慢时钟域到快时钟 域
题目:编写Verilog代码描述跨时钟域信号传输,慢时钟域到快时钟域reg [1:0] signal_r;always @(posedge clk or negedge rst_n)begin if(rst_n == 1'b0)begin signal_r <= 2'b00; end else begin signal_r <= {signal_r[0], signal_in}; endendassign signal_out = signal_r[1];...原创 2021-04-13 14:10:22 · 723 阅读 · 0 评论 -
题目:reg和wire的区别
题目:reg和wire的区别reg是寄存器类型可以存储数据,wire是线网型。reg型在always块和initial块中赋值,wire型用assign赋值。reg型可用于时序逻辑和组合逻辑赋值,wire型只能用于组合逻辑赋值。wire表示直通,即只要输入有变化,输出马上出现结果,reg表示一定要有触发,输出才会反映输入。...原创 2021-04-13 14:08:41 · 549 阅读 · 0 评论 -
题目:什么是亚稳态,产生的原因,如何消除?
题目:什么是亚稳态,产生的原因,如何消除?亚稳态:是指触发器无法在某个规定时间段内达到一个确定的状态。原因:由于触发器的Tsu和Th不满足,当触发器进入亚稳态,使得无法预测该单元的输出,这种不稳定是会沿信号通道的各个触发器级联传播。消除:两级或多级寄存器同步。理论上亚稳态不能完全消除,只能降低,一般采用两级触发器同步就可以大大降低亚稳态发生的概率,再加多级触发器改善不大。reg data_d1;reg data_d2;always @(posedge clk or negedge rst_n)b原创 2021-04-13 14:06:55 · 2243 阅读 · 0 评论 -
题目:输入一个8bit数,输出其中1的个数。如果只能使用1bit全加 器,最少需要几个?
题目:输入一个8bit数,输出其中1的个数。如果只能使用1bit全加器,最少需要几个?7个1bit全加器module number_one( input clk, input rst_n, input [7:0] din, output [3:0] num_one);wire [1:0] sum0;wire [1:0] sum1;wire [2:0] sum2;full_adder_one u0( .dina (din[0]), .dinb (din[1]), .cin (d原创 2021-04-13 14:00:33 · 747 阅读 · 0 评论 -
题目:用D触发器带同步高置数和异步高复位端的二分频的电路,画出逻辑电路,Verilog描述。
题目:用D触发器带同步高置数和异步高复位端的二分频的电路,画出逻辑电路,Verilog描述。reg Q;always @(posedge clk or posedge rst)beginif(rst == 1'b1) Q <= 1'b0;else if(set == 1'b1) Q <= 1'b1;else Q <= ~Q;end...原创 2021-04-13 13:54:30 · 1318 阅读 · 0 评论 -
题目:设计BCD译码器,输入0~9。
题目:设计BCD译码器,输入0~9。BCD译码器也称为4-10线译码器module Decode_4_10( input [3:0] indata, //output reg [9:0] outdata output [9:0] outdata );/*always @(*)begin case(indata) 4'b0000: outdata = 10'b1111_1111_10; 4'b0001: outdata = 10'b1111_1111_01; 4'b0010: o原创 2021-04-13 13:51:43 · 1099 阅读 · 0 评论 -
题目:设计一个2-4译码器。
题目:设计一个2-4译码器。module Decode_2_4( input [1:0] indata, input enable_n, //output reg [3:0] outdata output [3:0] outdata);/*always @(*)begin if(enable_n == 1'b1) outdata = 4'b1111; else begin case(indata) 2'b00: outdata = 4'b1110; 2'b01:原创 2021-04-13 13:45:49 · 4457 阅读 · 0 评论 -
FPGA面试常考名词解释
FPGA面试常考名词解释ROM:Read Only Memory,只读存储器,手机、计算机等设备的存储器,但现在的所说的ROM不只是Read Only了,也是可以写入的。RAM:Random Access Memory,随机存取存储器,手机、计算机的运行内存。SRAM:Static Random-Access Memory,静态随机存取存储器,只要供电数据就会保持,但断电数据就会消失,也被称为Volatile MemoryDRAM:Dynamic Random Access Memory,动态随机原创 2021-04-13 13:39:56 · 283 阅读 · 0 评论 -
FPGA开发基本流程
FPGA开发基本流程系统规划,系统功能,功能模块划分RTL设计,使用Verilog、System Verilog、VHDL进行描述功能仿真,理想情况下的仿真综合、编译、布局布线,FPGA厂商自带工具完成时序仿真,时序分析约束板级验证...原创 2021-04-13 13:37:43 · 183 阅读 · 0 评论