题目：用verilog实现4bit约翰逊(Johnson)计数器。

题目：用verilog实现4bit约翰逊(Johnson)计数器。

module Johnson_Counter(
	input clk,
	input rst_n,
	output reg [3:0] johnson_cnt
);
//----------------------------------------------------
//johnson_cnt
always @(posedge clk or negedge rst_n)begin
	if(rst_n == 1'b0)
		johnson_cnt <= 4'b0000;
	else
		johnson_cnt <= {~johnson_cnt[0], johnson_cnt[3:1]};
end

endmodule