ISE PLL使用注意事项

ISE 中PLL不叫PLL，叫Clocking Wizard。

Clocking Wizard的clock_in不能直接与非专用时钟输入端口直接连接，否则会报以下错误：

BUF 'b_IBUF' and IBUF 'b_ibuf' on net 'b_IBUF' are linedup in series. Buffers of the same direction cannot be placed in series.

解决办法分两步：

1.Clocking Wizard的设置中，输入时钟no buffer

 

2.verilog代码中，要将输入时钟端口经过BUFG再送入Clocking Wizard。

  BUFG BUFG_inst (
 
       .O(clkin_p),           // Clock buffer output
 
       .I(clk)                   // Clock buffer input
 
    );