【vivado】fpga时钟信号引入

一、前言

FPGA的时钟信号一般由板上晶振经由时钟引脚引入，有时由于工程需要也会从pin脚引入其他外部时钟，这时为了该时钟能够正常工作，满足xilinx fpga的外部时钟引入规则。

二、时钟引入

2.1、从专用的MRCC/SRCC时钟引脚引入

对于Xilinx FPGA来说必须使用片上的MRCC或者SRCC引脚来把外部时钟信号引入FPGA、添加相关的时钟约束，然后再在FPGA上使用这些引入的时钟。

2.2、从其他IO引入外部时钟

如果设计时管脚分配没做好、或者管脚不够用了，那么就有可能将本该接入专用时钟管脚的信号，接到了普通IO口上，如果仅和从专用时钟引脚一样添加普通时钟约束时，此时vivado执行implement的时候往往就会报error或者critical warning、导致工程出现问题。这时只能通过添加时序例外约束CLOCK_DEDICETED_ROUTE FLASE绕过PAR的检查，将严重警告或者错误降级为普通warning，但是没有解决根本问题。

三、时钟使用

时钟信号从fpga信号引入后，如果不是引入时钟管理单元，直接使用该时钟信号还需要对其添加一些BUF。添加BUFG后可以驱动FPGA内部全部信号，如果采集同样是I/O引入的信号时，还需要添加一个BUFIO来采集其他信号。